[發(fā)明專利]時(shí)鐘和數(shù)據(jù)恢復(fù)電路以及包括其的通信設(shè)備

無效

• 申請(qǐng)?zhí)枺?/td>: 200810085345.6
• 申請(qǐng)日: 2008-03-14
• 公開（公告）號(hào): CN101267292A
• 公開（公告）日: 2008-09-17
• 發(fā)明（設(shè)計(jì)）人: 森脅勇
• 申請(qǐng)（專利權(quán)）人: 株式會(huì)社理光
• 主分類號(hào): H04L7/033
• 分類號(hào): H04L7/033;H03L7/099;H03L7/085;H03L7/093
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 錢大勇

技術(shù)領(lǐng)域

本發(fā)明涉及一種時(shí)鐘和數(shù)據(jù)恢復(fù)電路以及包含所述時(shí)鐘和數(shù)據(jù)恢復(fù)電路的通信設(shè)備。

背景技術(shù)

通用串行總線(USB)是一種用于將個(gè)人計(jì)算機(jī)連接到外圍設(shè)備的標(biāo)準(zhǔn)。USB?2.0是用于最大傳輸率為480Mbps的串行通信的高速USB標(biāo)準(zhǔn)。隨著其傳輸速率的極大提高和減少的系統(tǒng)負(fù)載，USB?2.0已被廣泛使用。

在串行通信中，在沒有時(shí)鐘的情況下，通過使用小幅度差分信號(hào)在一對(duì)數(shù)據(jù)線D+和D-上發(fā)送和接收數(shù)據(jù)，通常，接收機(jī)從接收數(shù)據(jù)中提取時(shí)鐘，然后利用所提取的時(shí)鐘對(duì)接收數(shù)據(jù)進(jìn)行采樣來獲得數(shù)據(jù)。用于從接收數(shù)據(jù)中提取時(shí)鐘和數(shù)據(jù)的電路稱為時(shí)鐘和數(shù)據(jù)恢復(fù)電路(通常稱為CDR電路)。

在高速串行接口中使用的CDR電路是根據(jù)接收數(shù)據(jù)中的轉(zhuǎn)換來重新生成時(shí)鐘的技術(shù)。CDR電路通常使用模擬鎖相環(huán)路(PLL)來提取與接收數(shù)據(jù)的邊沿同步的時(shí)鐘以及利用所述時(shí)鐘來對(duì)接收數(shù)據(jù)進(jìn)行采樣。

由于利用精細(xì)制造工藝將數(shù)字電路塊集成到大規(guī)模集成(LSI)電路上，所以甚至對(duì)于諸如USB?2.0的傳輸速率之類的串行傳輸速率迅速增加的情況，高速操作也成為可能。然而，不容易將精細(xì)制造工藝應(yīng)用于具有類似于數(shù)字電路塊尺寸的尺寸的模擬電路塊。結(jié)果，如果LSI電路包括傳統(tǒng)模擬PLL，則電路成本相當(dāng)高。

對(duì)于在設(shè)備中的電路板之間或者LSI電路之間的連接，近來已使用諸如PCI?Express的高速串行接口。然而，在為每一信道提供模擬PLL時(shí)，信道數(shù)量的增加不僅為總線付出成本代價(jià)，也帶來了噪聲干擾。

存在利用數(shù)字PLL而不是模擬PLL的高速串行接口電路。然而，數(shù)字PLL需要具有至少多于所提取時(shí)鐘頻率的頻率的三倍頻率的操作時(shí)鐘。因此，考慮到成本和功率損耗的增加，難于將數(shù)字PLL應(yīng)用于近來的高速串行通信系統(tǒng)中。

無論是模擬的還是數(shù)字的，PLL都利用所提取的時(shí)鐘對(duì)接收數(shù)據(jù)進(jìn)行采樣來重新生成數(shù)據(jù)。由于由PLL提取的時(shí)鐘與接收機(jī)上的時(shí)鐘不同步，所以在數(shù)字LSI設(shè)計(jì)中常用的同步設(shè)計(jì)技術(shù)不可用，并且因而，增加了包括設(shè)計(jì)驗(yàn)證的開發(fā)時(shí)間。

存在多種不采用模擬電路來重新生成時(shí)鐘和數(shù)據(jù)的CDR電路。然而，這樣的CDR電路需要利用多相位的時(shí)鐘來對(duì)數(shù)據(jù)進(jìn)行采樣的大電路塊。由于具有不同延遲的多個(gè)相位時(shí)鐘需要一起輸入(重新同步)，所以甚至采用數(shù)字電路也難于實(shí)現(xiàn)研究電路的運(yùn)轉(zhuǎn)特征所需的布局和仿真。特別地，對(duì)于更高速度的操作，這種難度顯著增加。

在串行傳輸操作中，在發(fā)送側(cè)的串行時(shí)鐘的頻率可能和接收側(cè)的串行時(shí)鐘的頻率不同。為了吸收它們之間的頻率差，需要緩沖器(通常稱為彈性緩沖器)。彈性緩沖器包括先進(jìn)先出(FIFO)寄存器，在所述FIFO寄存器中，同步于從接收數(shù)據(jù)提取的時(shí)鐘(即發(fā)送側(cè)的串行時(shí)鐘)寫入數(shù)據(jù)，以及同步于接收側(cè)的串行時(shí)鐘讀取數(shù)據(jù)。由于寫入操作和讀取操作不是同步的，所以需要通過異步電路來控制這些操作的定時(shí)，這使得研究電路的運(yùn)轉(zhuǎn)特征的電路和仿真復(fù)雜化。可以通過利用一種時(shí)鐘而與CDR電路協(xié)同工作的彈性緩沖器來解決這個(gè)問題。然而，還沒有公開這樣的彈性緩沖器。

為了解決上述問題，提出了另一方法，其中利用多個(gè)相位時(shí)鐘來采樣數(shù)據(jù)，并且根據(jù)采樣數(shù)據(jù)的模式來確定時(shí)鐘模式。然而，難于定性地確定CDR電路中的每一參數(shù)。因此，優(yōu)選地，除了根據(jù)接收數(shù)據(jù)中的轉(zhuǎn)換來重新生成時(shí)鐘之外，CDR電路還可以設(shè)置響應(yīng)所述轉(zhuǎn)換(PLL的環(huán)路增益)的時(shí)間周期以及在接收數(shù)據(jù)和時(shí)鐘之間的相位差(PLL的穩(wěn)態(tài)誤差)，作為參數(shù)。然而，難于利用傳統(tǒng)技術(shù)來實(shí)現(xiàn)這樣的設(shè)置。

發(fā)明內(nèi)容

本專利說明書描述了一種創(chuàng)新的時(shí)鐘和數(shù)據(jù)恢復(fù)電路，所述時(shí)鐘和數(shù)據(jù)恢復(fù)電路包括：時(shí)鐘輸出單元，用于輸出N個(gè)相位時(shí)鐘，每一個(gè)相位時(shí)鐘具有彼此相隔時(shí)間T2的相位偏移，所述時(shí)間T2是通過將在給定頻率上接收機(jī)的參考時(shí)鐘的周期P1除以N而獲得的，其中N是等于或大于3的整數(shù)；采樣單元，用于每一時(shí)間T2獲取串行傳輸?shù)牟蓸訑?shù)據(jù)；第一轉(zhuǎn)換單元，用于每周期P1將采樣數(shù)據(jù)轉(zhuǎn)換成第一N位的并行數(shù)據(jù)；第二轉(zhuǎn)換單元，用于將第一N位的并行數(shù)據(jù)轉(zhuǎn)換成指示在采樣數(shù)據(jù)中的變化點(diǎn)的第二N位的并行數(shù)據(jù)；以及數(shù)據(jù)輸出單元，用于使用第二N位的并行數(shù)據(jù)作為相位信息的輸入，并且輸出大致指示在采樣數(shù)據(jù)中的變化點(diǎn)的中央位置的第三N位的并行數(shù)據(jù)，在大致等于由第三N位的并行數(shù)據(jù)指示的中央位置的位置上的第一N位的并行數(shù)據(jù)的數(shù)據(jù)被確定為恢復(fù)的數(shù)據(jù)。

該專利說明書還描述了一種包括上述時(shí)鐘和數(shù)據(jù)恢復(fù)電路的創(chuàng)新的通信裝置。

附圖說明