[發明專利]集成電路布局設計的檢驗方法

有效

• 申請號: 200810084523.3
• 申請日: 2008-03-21
• 公開（公告）號: CN101539954A
• 公開（公告）日: 2009-09-23
• 發明（設計）人: 蘇士益
• 申請（專利權）人: 奇景光電股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京律誠同業知識產權代理有限公司
• 代理人: 梁 揮;祁建國

技術領域

本發明涉及一種集成電路布局設計的檢驗方法，特別是涉及一種設計規則檢查和布局與圖式規則檢查。

背景技術

隨著集成電路技術的發展，計算機輔助設計(Computer?Aided?Design，CAD)系統尤其是電子設計自動化(Electronics?Design?Automation，EDA)技術日益被運用到半導體集成電路的設計中。

在實際生產制造集成電路芯片前，一般會以審查軟件進行檢查，確認此集成電路的設計符合將要用于生產制造此一芯片的制造要求與限制，包括確認此集成電路實體設計的布局相符于其圖式的設計，這些都是在實際制造一電路前非常重要的步驟。有了這些確認的程序，由指定制造方法所制造出來的電路特性才得以保障。

諸如用于生產制造一芯片的制造要求與限制，檢查集成電路實體設計的布局是否相符于其圖式的設計的方法，一般統稱為“規則”。在實際執行上，這些規則被稱為設計規則檢查規則(Design?Rule?Check?rules，DRC?rules)及布局與圖式規則(Layout?Versus?Schematic?rules，LVS?rules)。

在設計集成電路(Integrated?Circuit，IC)的金屬導線(特別是電源線時)時，若不同層的金屬導線銜接處的接觸孔(via)排列太狹長，或接觸孔數量不夠，很容易發生燒毀的現象，因此有必要針對此問題，在進行設計規則檢查(DRC)時，找出有問題的設計部份，并把其標示出來。

發明內容

本發明所要解決的技術問題在于提供一種集成電路布局設計的檢驗方法，用于解決現有技術中在設計集成電路的金屬導線時，不同層的金屬導線銜接處的接觸孔(via)排列太狹長，或接觸孔數量不夠，而造成燒毀的問題。

為了實現上述目的，本發明提供了一種集成電路布局設計的檢驗方法，其特征在于，包括：

選擇一電路設計布局進行檢查；及

根據一判斷規則，判斷該電路設計布局中，位于不同層間導線重疊處的接觸孔排列是否太狹長，或接觸孔數量是否不夠。

所述的集成電路布局設計的檢驗方法，其中，該電路設計布局中，不同層間導線包括位于一第一金屬層的導線和位于一第二金屬層的導線，該第一金屬層的導線和該第二金屬層的導線通過這些接觸孔電性連接。

所述的集成電路布局設計的檢驗方法，其中，該第一金屬層的導線的寬度大于該第二金屬層的導線的寬度。

所述的集成電路布局設計的檢驗方法，其中，該判斷規則包括：

以一軟件，計算出第一金屬層的導線和第二金屬層的導線的重疊區域的面積；

以該軟件，計算出該重疊區域中接觸孔的總面積；

計算該重疊區域中接觸孔的總面積除以該重疊區域的面積是否小于一警示值。

所述的集成電路布局設計的檢驗方法，其中，該警示值為1/4。

所述的集成電路布局設計的檢驗方法，其中，還包括若該電路設計布局中，位于不同層間導線重疊處的接觸孔排列太狹長，或接觸孔數量不夠，發出一警示信號，把警示的區域標示出來。

所述的集成電路布局設計的檢驗方法，其中，該第一金屬層的導線和該第二金屬層的導線為電源線。

為了實現上述目的，本發明還提供了一種集成電路布局設計的檢驗方法，其特征在于，包括：

選擇一電路設計布局進行檢查，其中該電路設計布局包括位于一第一金屬層的導線和位于一第二金屬層的導線，該第一金屬層的導線和該第二金屬層的導線至少在一重疊區域彼此重疊，且該第一金屬層的導線和該第二金屬層的導線通過多個接觸孔電性連接；

判斷該重疊區域中接觸孔的總面積和該重疊區域的面積的比例是否小于一警示值。

所述的集成電路布局設計的檢驗方法，其中，該警示值為1/4。

所述的集成電路布局設計的檢驗方法，其中，還包括若該重疊區域中接觸孔的總面積和該重疊區域面積的比例小于該警示值，發出一警示信號，把警示的區域標示出來。

所述的集成電路布局設計的檢驗方法，其中，該第一金屬層的導線和該第二金屬層的導線為電源線。

本發明的有益技術效果：

與現有技術相比，本發明在設計集成電路(IC)的金屬導線時，可根據上述方法警示不同層的金屬導線銜接處接觸孔(via)排列是否太狹長，或接觸孔數量是否不夠，以避免發生燒毀的現象。

以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。

附圖說明

圖1是本發明一實施例集成電路布局設計的檢驗方法的流程圖；