[發(fā)明專利]具有靜電放電保護電路的集成電路

有效

• 申請?zhí)枺?/td>: 200810081667.3
• 申請日: 2008-03-05
• 公開（公告）號: CN101521372A
• 公開（公告）日: 2009-09-02
• 發(fā)明（設(shè)計）人: 楊景榮;吳坤泰
• 申請（專利權(quán)）人: 瑞鼎科技股份有限公司
• 主分類號: H02H9/00
• 分類號: H02H9/00;H01L23/60
• 代理公司: 北京康信知識產(chǎn)權(quán)代理有限責任公司
• 代理人: 章社杲;李丙林

技術(shù)領(lǐng)域

本發(fā)明涉及一種集成電路，尤其涉及一種具有靜電放電保護電路的集成電路，且該集成電路應(yīng)用了雙極結(jié)晶體管以及基底觸發(fā)(substrate?trigger)技術(shù)來增強/改善靜電保護能力。

背景技術(shù)

隨著科技進步，集成電路工藝技術(shù)也隨之不斷發(fā)展。如集成電路領(lǐng)域的技術(shù)人員所知，各種電子電路可集積/成形于芯片上，而為了要使芯片能接收外界的電壓源(例如偏壓電源)，并能與外界其它電路/芯片交換數(shù)據(jù)，芯片上會設(shè)有導(dǎo)電的接墊(pad)。譬如說，為了傳輸偏壓電壓，芯片上可設(shè)有電源接墊(power?pad)，也即VDD端以及VSS端。除此之外，在芯片上也設(shè)有信號接墊(signal?pad)，也即輸入/輸出墊(I/O?pad)，用以接收輸入信號及/或發(fā)出輸出信號。

這些導(dǎo)電的接墊能使芯片得以和外界其它電路/芯片連接。然而，當芯片在封裝、測試、運輸、加工等過程中，這些接墊也很容易因為與外界的靜電電源接觸，而將靜電的不當電力傳導(dǎo)至芯片內(nèi)部，并進而導(dǎo)致芯片內(nèi)部電路的損毀，這種現(xiàn)象即為所謂的靜電放電(ESD，Electro-Static?Discharge)。因此，用來保護集成電路免受靜電放電損害的靜電放電保護電路(ESD?protection?circuit)也因此隨著集成電路工藝的進步而變得更加重要。

通常在芯片的各接墊之間會設(shè)置有靜電放電保護電路。此靜電放電保護電路的基本功能是，當芯片的兩接墊間誤觸靜電電源時，靜電放電保護電路可在兩接墊間導(dǎo)通一個低阻抗的電流路徑，使靜電電源放電的電流能優(yōu)先從該電流路徑流過而不會流入至芯片的其它內(nèi)部電路；這樣一來，就能保護芯片中的其它內(nèi)部電路不受靜電放電影響。

而在集成電路其對于靜電放電承受能力的測試方式包括PS(positive?to?VSS)模式、NS(negative?to?VSS)模式、PD(positiveto?VDD)模式與ND(negative?to?VDD)模式，以及電源之間的測試，如DS(VDD?to?VSS)模式。舉PS模式為例，所謂的PS模式即指，將VSS接墊接地，正的ESD電壓出現(xiàn)于集成電路芯片的待測接墊以對VSS接墊放電，此時VDD接墊與其余接墊都浮接(floating)。而ND模式即為，將VDD接墊接地，負的ESD電壓出現(xiàn)在集成電路芯片的待測接墊以對VDD接墊放電，而此時VSS接墊以及其余接墊都浮接。

請參閱圖1，圖1所示為現(xiàn)有技術(shù)中具有靜電放電保護電路的集成電路100的示意圖。如圖1所示，集成電路100包括第一電源接墊(power?pad)101、第二電源接墊102、信號接墊(signal?pad)103、阻抗元件105、內(nèi)部電路(internal?circuit)110、兩二極管(diode)121、122以及電源箝制(power?clamp)電路130。其中電源箝制電路130包括一柵極接地(gate-grounded)的N型金屬氧化物半導(dǎo)體(metal?oxide?semiconductor，MOS)晶體管132以及一柵極供電(gate-powered)的P型金屬氧化物半導(dǎo)體晶體管134。在圖1中，第一電源接墊101為VDD端，而第二電源接墊102為VSS端。在已知技術(shù)中，電源箝制電路130也可僅使用柵極接地的N型金屬氧化物半導(dǎo)體晶體管132或柵極接電的P型金屬氧化物半導(dǎo)體晶體管134兩者其中之一，或同時使用這兩者來加以實施。

在圖1中，二極管121用以在信號接墊103與第一電源接墊101之間形成ESD保護電路，而二極管122用來形成在信號接墊103與第二電源接墊102之間的ESD保護電路。此外，前述的電源箝制電路130則是作為第一電源接墊101(VDD)與第二電源接墊102(VSS)之間的ESD保護電路。

然而，由于N型金屬氧化物半導(dǎo)體晶體管132以及P型金屬氧化物半導(dǎo)體晶體管134這些元件本身的導(dǎo)通不一致(turn-onuniformity)的特性，造成若電源箝制電路130內(nèi)的N型金屬氧化物半導(dǎo)體晶體管132或P型金屬氧化物半導(dǎo)體晶體管134的尺寸增大時，其靜電保護能力無法隨之一致增強，因此亟需一個嶄新的靜電放電保護機制來達到在電路尺寸增大時可一并增強其靜電放電保護能力。

發(fā)明內(nèi)容