[發明專利]電壓控制振蕩電路

無效

• 申請號: 200810080765.5
• 申請日: 2008-02-18
• 公開（公告）號: CN101252348A
• 公開（公告）日: 2008-08-27
• 發明（設計）人: 高井康浩
• 申請（專利權）人: 爾必達存儲器株式會社
• 主分類號: H03K3/023
• 分類號: H03K3/023;G01R25/00;H03K5/13;H03K19/0185;H03L7/099
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 陸錦華;李亞

本申請根據2007年2月20日在日本申請的特愿2007-39025號要求優先權，其內容在本申請中援引。

技術領域

本發明涉及到一種在半導體集成電路中可通過控制電壓改變振蕩頻率的電壓控制振蕩電路。

背景技術

一直以來，作為生成數字波形的電路，普遍使用電壓控制振蕩電路(以下稱為VCO)。

尤其是作為同步型LSI的內部時鐘生成用的PLL(Phase?LockedLoop，鎖相環路)，廣泛使用應用了圖8A及8B所示的差動延遲元件的圖9結構的VCO(例如參照William?J.Dally、John?W.Poulton著、黑田忠廣翻譯的“デジタルシステム工學?基礎編”，丸善，2003年3月30日發行，第747頁)。

在上述差動延遲元件中，輸入了偏壓信號NBIAS的N溝道型MOS晶體管N100作為流入恒定電流I的電源使用。并且，在該差動延遲元件中，輸入了偏壓信號PBIAS的P溝道型MOS晶體管P100和P101、及與該MOS晶體管P100和P101二極管連接的P溝道型MOS晶體管P102和P103并聯連接。該并聯電路形成電阻值R的電阻。

上述圖9所示的VCO以使差動節點(振蕩波形的最大值及最小值中的折返點)之間為振幅R1(＝VDD-Vlow，VDD是輸出波形中的最大電壓、即電源電壓，Vlow是輸出波形中的最小電壓)進行動作。

調整上述偏壓信號NBIAS及PBIAS，主要通過控制電流值I變更差動延遲元件的傳送時間(即延遲時間)，改變VCO的振蕩頻率。

如圖10所示的動作波形，從各差動延遲元件101～108輸出的信號CT1～CT8及CB1～CB8在下一級的差動延遲元件中依次延遲的同時被傳送，從而可在頻率穩定的鎖定狀態下，對信號CT8生成具有信號CT4為90°、信號CB8為180°、信號CB4為270°的相位差的多相時鐘信號。

并且，相鄰的差動延遲元件之間的輸出的相位差是22.5°(360°/16)，通過內插該相位差，可以容易地生成使與PLL的基準時鐘不同的信號同步的多相時鐘。

但是，上述VCO因以下原因可能出現各差動延遲元件之間的相位差偏離設計值的誤振蕩狀態。

即，圖8A及圖8B所示的各差動延遲元件(圖9的101～108)與相鄰的其他差動延遲元件的相位差較小，因此除了較弱的反饋外，不會對輸出端子的OUTP及OUTM的電壓反饋。

因此，如圖11所示，在串聯連接形成VCO的差動延遲元件(101～108)中，偶數的CTi、CBi(i＝2，4，6，8)的信號波形全部為同一相位，奇數的CTj、CBj(j＝1，3，5，7)的信號波形全部與偶數的CTi、CBi的信號波形反相，存在這種亞穩狀態(第1問題點)。

上述現象尤其在為了將VCO的動作頻率控制得較低而降低偏壓信號、降低差動延遲元件的增益時易于發生。在該誤振蕩狀態下，VCO無法生成并輸出作為設計值所需的多相時鐘。即，相鄰的差動延遲元件的相位逐個偏離180°，成為無法滿足正常時相鄰的差動延遲元件之間的相位差22.5°的狀態。

并且，VCO有可能變為圖12所示的亞穩振蕩狀態，該誤振蕩狀態是CTi(i是偶數)和CBi全部變為“L”電平的低壓電平Vlow、CTj(j是奇數)和CBj全部變為“H”電平(VDD)的高壓電平Vlow的狀態(第2問題點)。

這種情況下，和圖11時一樣，無法生成所需的多相時鐘，不易于從亞穩狀態脫離，難于恢復到正常的振蕩狀態。

發明內容

本發明鑒于以上情況而產生，其目的在于提供一種可檢測出動作變為誤振蕩狀態或亞穩狀態、并可以脫離誤振蕩狀態或亞穩狀態而成為正常振蕩狀態的VCO。