[發(fā)明專(zhuān)利]一種參數(shù)可控制的多功能維特比譯碼的電路

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200810070975.6
• 申請(qǐng)日: 2008-04-25
• 公開(kāi)（公告）號(hào): CN101272151A
• 公開(kāi)（公告）日: 2008-09-24
• 發(fā)明（設(shè)計(jì)）人: 王世亮
• 申請(qǐng)（專(zhuān)利權(quán)）人: 王世亮
• 主分類(lèi)號(hào): H03M13/41
• 分類(lèi)號(hào): H03M13/41;H04L1/00
• 代理公司: 廈門(mén)南強(qiáng)之路專(zhuān)利事務(wù)所
• 代理人: 馬應(yīng)森

技術(shù)領(lǐng)域

本發(fā)明涉及一種譯碼電路，尤其是涉及一種參數(shù)可控制的多功能維特比譯碼的電路。

背景技術(shù)

維特比(Viterbi)譯碼是一種被廣泛使用的信號(hào)傳輸中的自糾正錯(cuò)碼(FEC)算法，它也可使用于信號(hào)的壓縮傳輸。由于其算法的復(fù)雜性和譯碼參數(shù)多元性，因此在目前的大多數(shù)應(yīng)用中，都以軟件的方法來(lái)實(shí)現(xiàn)。軟件實(shí)現(xiàn)的應(yīng)用，雖然能達(dá)到比較完全的功能，但是在高速度的計(jì)算中無(wú)能為力。而在極少數(shù)的硬件實(shí)現(xiàn)中，卻存在參數(shù)單一和功能簡(jiǎn)單等缺點(diǎn)。而且還未見(jiàn)到既能譯碼又能解壓的多種參數(shù)可控的硬件模塊電路(參見(jiàn)XILINX公司提供的FPGA設(shè)計(jì)方案Viterbi?DecoderV6.0，Sept，2006)XILINX公司的維特比譯碼器是針對(duì)卷積編碼的譯碼電路，他們的譯碼電路有兩個(gè)基本組成部分：一是全并行的執(zhí)行電路，以便數(shù)據(jù)的高速通過(guò)，但付出了硅片面積的代價(jià)；二是串行的電路實(shí)現(xiàn)，占有很小的硅片面積，但對(duì)每一譯碼卻消耗了數(shù)個(gè)固定的時(shí)鐘周期。XILINX公司的譯碼器有三個(gè)模塊：BMU(Branch?Metric?Unit-支路度量單元)、ACS(Add?Compare?Select-加比選)和TB(Traceback-尋徑)。

深圳市中興集成電路設(shè)計(jì)有限責(zé)任公司在公開(kāi)號(hào)為CN1329411的發(fā)明專(zhuān)利申請(qǐng)中公開(kāi)了一種多信道維特比譯碼裝置及方法，其裝置包括：維特比(viterbi)譯碼模塊，分別連接于維特比譯碼模塊輸入、輸出端的復(fù)用模塊和解復(fù)用模塊，接于復(fù)用模塊輸入端的若干序列信號(hào)輸入信道，接于解復(fù)用模塊輸出端的若干序列信號(hào)輸出信道。由于采用復(fù)用和解復(fù)用方式，使同步信道、尋呼信道、快速尋呼信道及業(yè)務(wù)信道等多個(gè)信道共享一個(gè)維特比譯碼模塊資源，大大節(jié)省了硅面積。由于改進(jìn)了其中的分支度量單元、ACS單元、累積狀態(tài)度量存儲(chǔ)單元及累積狀態(tài)度量比較單元，因此簡(jiǎn)化了控制邏輯，降低了能耗，縮短了多路序列信號(hào)的處理時(shí)間。該申請(qǐng)的主要特點(diǎn)注重于在維特比模塊的輸入、輸出的復(fù)用與解復(fù)用裝置，而對(duì)維特比模塊本身并無(wú)論述。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種使用靈活、多樣，既可用于傳輸系統(tǒng)中的錯(cuò)碼糾正，也可用于壓縮碼元的解壓(壓縮率可為1/2或3/4)等的參數(shù)可控制的多功能維特比譯碼的電路。

本發(fā)明設(shè)有：

1.控制接口電路，控制接口電路用于可編參數(shù)控制數(shù)據(jù)輸入的接口部分，控制接口電路的輸入端接輸入的控制參數(shù)，控制參數(shù)由控制接口電路的輸入端寫(xiě)入，控制接口電路輸入端接控制接口電路內(nèi)部的16位寄存器，輸入的控制參數(shù)由控制接口電路輸入端寫(xiě)入到控制接口電路內(nèi)部的16位寄存器，控制接口電路輸出的16位控制值代表了不同的譯碼和解壓參數(shù)并由此電路派生到相應(yīng)的被控制單元；

2.碼元填充轉(zhuǎn)換電路，碼元填充轉(zhuǎn)換電路輸入端接控制接口電路輸出端；

3.譯碼核心電路，譯碼核心電路的輸入端聯(lián)接碼元填充轉(zhuǎn)換電路的兩路輸出(碼元填充轉(zhuǎn)換電路的兩路輸出定義為“支路度量1”和“支路度量2”)；

4.尋徑電路，尋徑電路設(shè)有一個(gè)存儲(chǔ)單元，用于存貯“幸存路徑”(Survived?Path)(又稱為“留存路徑”)，尋徑電路的輸入端分別接控制接口電路的輸出端和譯碼核心電路的輸出端；

5.誤碼率監(jiān)視電路，誤碼率監(jiān)視電路設(shè)有編碼器、存儲(chǔ)器和比較電路，編碼器輸入端接尋徑電路的譯碼輸出端，編碼器的輸出信號(hào)經(jīng)過(guò)增刪還原電路進(jìn)行增刪操作后接比較電路，比較電路的輸入端分別接存儲(chǔ)器的輸出端和增刪還原電路的輸出端。

控制接口電路可設(shè)有16位寄存器和綜合邏輯電路，控制接口電路輸入端接控制接口電路內(nèi)部的16位寄存器，輸入的控制參數(shù)由此寫(xiě)入到內(nèi)部的16位寄存器，16位控制值代表了不同的譯碼和解壓參數(shù)并由此電路派生到相應(yīng)的被控制單元。綜合邏輯電路產(chǎn)生寄存器的選通信號(hào)和數(shù)據(jù)讀出有效的信號(hào)。16位的輸入控制參數(shù)與16位的寄存器直接連接；控制接口電路中的綜合邏輯電路的輸出端直接與所有的寄存器使能端連接；所有的16位寄存器輸出端都連接到控制接口電路的輸出端；控制接口電路的兩個(gè)輸入端：rd_wt與reg_ssel直接與綜合邏輯電路連接。

控制接口電路輸出的16位控制值的功能表述如下：

[0:6]-尋回路徑長(zhǎng)度；

[7]-軟硬判決，1：硬，0：軟；

[8]-4、3位控制，1：4位軟，0：3位輸入；

[9]-增刪碼否？1：增刪，0：不增刪；

[10]-增刪碼率，1：3/4，0：1/2；

[11:12]-輸入碼格式，00：2的補(bǔ)碼，01：原碼，10：補(bǔ)償二進(jìn)碼；

[13:15]-備用。