[發明專利]一種陣列算術邏輯單元結構

無效

• 申請號: 200810068126.7
• 申請日: 2008-06-27
• 公開（公告）號: CN101320321A
• 公開（公告）日: 2008-12-10
• 發明（設計）人: 王新安;戴鵬;周丹;葉兆華;黃維;劉彥亮;魏來
• 申請（專利權）人: 北京大學深圳研究生院
• 主分類號: G06F7/575
• 分類號: G06F7/575;G06F9/302
• 代理公司: 深圳創友專利商標代理有限公司
• 代理人: 郭燕

技術領域

本發明涉及集成電路設計領域，具體涉及一種陣列算術邏輯單元結構。

背景技術

當前和未來的集成系統芯片，主要由三部分構成：承載操作系統的一個或多個CPU，若干個標準的I/O接口，支撐特定算法處理的ASICApplication?Specific?Integrated?Circuit，即專用集成電路)。芯片設計的復雜性和功能的差異性主要由ASIC決定，因為它的設計不僅會影響整個芯片的體系架構，同時一定會影響設計時間和費用。因此，系統中解決支撐特定算法處理的ASIC的設計問題處在一個突出的重要位置。ASIC設計從過去0.5μm以上工藝的全定制階段，進入今天0.35-0.09μm的標準單元自動綜合階段，未來ASIC設計將進入90-45nm階段，如何提升ASIC設計的效率和效果，是亟待解決的問題。現有的陣列算術邏輯單元結構采用同一的控制單元，針對特定的算法，控制單元對多個互聯的算術邏輯單元進行連接配置和運算功能配置，使其具有確定的互聯關系以能夠協作執行任務程序。但該方案具有以下缺點：設計時間長，針對特定算法實現的ASIC電路難以兼容其它算法，由于不同算法應用差異性的存在，在設計時需要改變硬件的整體結構，不易于快速實現，無法滿足產品快速上市的需求。如今一個ASIC設計需要大概8個月到1年左右的時間完成，實現周期太長，滿足不了市場對產品快速升級換代的要求。同時，此方案的硬件實現設計尤其在90nm及更低工藝下，其研發、流片以及測試的費用都很高。例如，現今的無線通信就有WCDMA，OFDM，MIMO，WIMAX等眾多算法，而在基站的建設中若針對每種算法都采用對應的硬件實現，時間和成本開銷都特別大。

發明內容

本發明的主要目的就是解決現有技術中的問題，提供一種陣列算術邏輯單元結構，利用該陣列算術邏輯單元結構能方便地改變其內部算術邏輯單元的連接關系和運算功能，實現陣列規模和功能的可配置性，從而靈活適應不同算法之間的差異并大大提升設計的效率，降低設計費用。

為實現上述目的，本發明提供一種陣列算術邏輯單元結構，包括通過互聯總線相連的復數個算術邏輯單元簇以及至少兩個交換開關與至少兩個算法控制單元，所述算術邏輯單元簇各包含至少兩個算術邏輯單元，所述交換開關包括互聯開關和配置單元，所述算法控制單元按照與所述交換開關一對一連接的方式布置成二維控制陣列，所述二維控制陣列中，各行的算法控制單元依次相連，各列的算法控制單元也依次相連，所述互聯開關設置在所述算術邏輯單元簇之間的互聯總線上，所述配置單元與所述算法控制單元相連，所述算法控制單元用于控制所述配置單元生成運算功能配置和連接配置，所述互聯開關根據所述連接配置確定其與所連算術邏輯單元簇中的各算術邏輯單元的連接關系，所述各算術邏輯單元根據所述運算功能配置對指定的輸入數據進行指定的運算，所述陣列算術邏輯單元結構還包括向所述二維控制陣列提供指令與數據加載的輸入單元，所述二維控制陣列按列或按行連接所述輸入單元，所述算術邏輯單元簇與所述交換開關按照相間分布的方式成列連接，構成復數列的二維處理陣列，所述二維處理陣列和所述二維控制陣列按列相間排布。

優選地：

所述算法控制單元還分別用于和與其相連的所述交換開關進行數據交換，并通過各算法控制單元之間的連接通道轉發來自所述交換開關的數據。

所述配置單元包括用于提供所述連接配置的配置寄存器和用于提供所述運算功能配置的配置寄存器；所述交換開關還包括數據寄存器，用于存儲上下相鄰的算術邏輯單元簇的各個算術邏輯單元的輸出，并向所述各個算術邏輯單元提供所述指定的輸入數據，所述算法控制單元設置有與所述數據寄存器進行數據交換的總線接口。

所述算術邏輯單元簇還包括存儲器。

所述算術邏輯單元簇中各算術邏輯單元的時鐘由與其相連的算法控制單元控制。

所述算法控制單元與所述算術邏輯單元簇對所述交換開關的訪問采用固定時間片的方式分時進行。

所述算法控制單元具有停止模塊和喚醒模塊，所述停止模塊用于使所述算法控制單元進入休眠狀態，所述喚醒模塊用于將所述算法控制單元從休眠狀態喚醒。

本發明有益的技術效果是：