[發(fā)明專利]一種陣列算術(shù)邏輯單元結(jié)構(gòu)

無效

• 申請?zhí)枺?/td>: 200810068126.7
• 申請日: 2008-06-27
• 公開（公告）號: CN101320321A
• 公開（公告）日: 2008-12-10
• 發(fā)明（設(shè)計）人: 王新安;戴鵬;周丹;葉兆華;黃維;劉彥亮;魏來
• 申請（專利權(quán)）人: 北京大學(xué)深圳研究生院
• 主分類號: G06F7/575
• 分類號: G06F7/575;G06F9/302
• 代理公司: 深圳創(chuàng)友專利商標(biāo)代理有限公司
• 代理人: 郭燕

1.一種陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，包括通過互聯(lián)總線相連的復(fù)數(shù)個算術(shù)邏輯單元簇以及至少兩個交換開關(guān)與至少兩個算法控制單元，所述算術(shù)邏輯單元簇各包含至少兩個算術(shù)邏輯單元，所述交換開關(guān)包括互聯(lián)開關(guān)和配置單元，所述互聯(lián)開關(guān)設(shè)置在所述算術(shù)邏輯單元簇之間的互聯(lián)總線上，所述配置單元與所述算法控制單元相連，所述算法控制單元用于控制所述配置單元生成運算功能配置和連接配置，所述算法控制單元按照與所述交換開關(guān)一對一連接的方式布置成二維控制陣列，所述二維控制陣列中，各行的算法控制單元依次相連，各列的算法控制單元也依次相連，所述互聯(lián)開關(guān)根據(jù)所述連接配置確定其與所連算術(shù)邏輯單元簇中的各算術(shù)邏輯單元的連接關(guān)系，所述各算術(shù)邏輯單元根據(jù)所述運算功能配置對指定的輸入數(shù)據(jù)進行指定的運算，所述陣列算術(shù)邏輯單元結(jié)構(gòu)還包括向所述二維控制陣列提供指令與數(shù)據(jù)加載的輸入單元，所述二維控制陣列按列或按行連接所述輸入單元，所述算術(shù)邏輯單元簇與所述交換開關(guān)在列方向上按照相間分布的方式連接，構(gòu)成復(fù)數(shù)列的二維處理陣列，所述二維處理陣列和所述二維控制陣列按列相間排布。

2.如權(quán)利要求1所述的陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，所述算法控制單元還分別用于與相連的所述交換開關(guān)進行數(shù)據(jù)交換，來自所述交換開關(guān)的數(shù)據(jù)通過各算法控制單元傳遞轉(zhuǎn)發(fā)。

3.如權(quán)利要求2所述的陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，所述配置單元包括用于提供所述連接配置的配置寄存器和用于提供所述運算功能配置的配置寄存器；所述交換開關(guān)還包括數(shù)據(jù)寄存器，用于存儲上下相鄰的算術(shù)邏輯單元簇的各個算術(shù)邏輯單元的輸出，并向所述各個算術(shù)邏輯單元提供所述指定的輸入數(shù)據(jù)，所述算法控制單元設(shè)置有與所述數(shù)據(jù)寄存器進行數(shù)據(jù)交換的總線接口。

4.如權(quán)利要求1至3任意一項所述的陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，所述算術(shù)邏輯單元簇還包括存儲器。

5.如權(quán)利要求1至3任意一項所述的陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，所述算術(shù)邏輯單元簇中各算術(shù)邏輯單元的時鐘由與其相連的算法控制單元控制。

6.如權(quán)利要求1至3任意一項所述的陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，所述算法控制單元與所述算術(shù)邏輯單元簇對所述交換開關(guān)的訪問采用固定時間片的方式分時進行。

7.如權(quán)利要求1至3任意一項所述的陣列算術(shù)邏輯單元結(jié)構(gòu)，其特征在于，所述算法控制單元具有停止模塊和喚醒模塊，所述停止模塊用于使所述算法控制單元進入休眠狀態(tài)，所述喚醒模塊用于將所述算法控制單元從休眠狀態(tài)喚醒。