[發明專利]基于FPGA設計的串行自適應消噪模塊

無效

• 申請號: 200810052143.1
• 申請日: 2008-01-22
• 公開（公告）號: CN101494448A
• 公開（公告）日: 2009-07-29
• 發明（設計）人: 胡勇;沈沖飛;崔紅巖;謝小波
• 申請（專利權）人: 中國醫學科學院生物醫學工程研究所
• 主分類號: H03H21/00
• 分類號: H03H21/00;H03H17/02;H03K19/173
• 代理公司: 天津盛理知識產權代理有限公司
• 代理人: 王來佳

技術領域

本發明屬于數字濾波設備領域，尤其是一種基于FPGA設計的串行自適應消噪模塊。

背景技術

現場可編程門陣列(FPGA，英文為Field?Programmable?Gate?Array)是作為專用集成電路(ASIC)的一種半定制電路而出現，它既解決了定制電路的不足，又克服了原有可編程器件門電路數目有限的缺點，因此，現場可編程門陣列(FPGA)芯片得到了廣泛的應用。目前，使用FPGA芯片開發LMS(最小均方算法)數字濾波器產品的應用越來越廣泛，現有技術主要針對于高速數字信號進行處理，采用并行多級流水線結構來實現，其存在的問題是：并行多級流水結構需要消耗較多的邏輯資源，需要使用高性能的FPGA芯片進行處理，尤其是當LMS濾波器的階數比較高時，造成LMS濾波器的開發成本和產品成本大幅度增加，不適用于LMS濾波器的階數比較高時的中低速信號的處理。

發明內容

本發明在于克服現有技術的不足，提出一種串行LMS濾波器結構、能夠較大降低LMS濾波器成本的基于FPGA設計的串行自適應消噪模塊。

本發明解決其技術問題是采取以下技術方案實現的：

一種基于FPGA設計的串行自適應消噪模塊，由信號轉換電路、μ值計算電路、LMS濾波器電路及輸出調整電路構成，其特征在于：該LMS濾波器電路為串行LMS濾波器電路，信號轉換電路的兩個輸入端分別與原始信號s(n)及噪聲輸入信號r(n)相連接，信號轉換電路輸出轉換后的輸入信號s1(n)和參考信號r1(n)分別連接到串行LMS濾波器電路的兩個輸入端，該信號轉換電路輸出的縮小倍數b與μ值計算電路的輸入端相連接，該信號轉換電路輸出的調整信號m與輸出調整電路的一個輸入端相連接，μ值計算電路輸出的μ值連接到串行LMS濾波器電路的第三個輸入端，串行LMS濾波器電路的輸出信號y(n)連接到輸出調整電路的另一個輸入端，輸出調整電路輸出消除噪聲的信號Y(n)，所述的μ值計算電路由第二整數乘法器構成，第二整數乘法器的兩個輸入端分別與一個常數a及信號轉換電路輸出的縮小倍數b相連接，其輸出值即為μ值，該μ值的計算公式如下：

μ＝b/a

其中：a是常數，b是縮小倍數，常數a＝10～500。

而且，所述的信號轉換電路包括噪聲信號轉換電路及原始信號轉換電路，其中：

(1).噪聲信號轉換電路包括第一緩存器、第一比較器、第一寄存器至第三寄存器、第一除法器、第一移位寄存器、第一計數器及第一整數乘法器，噪聲輸入信號r(n)分別連接到第一比較器的一個輸入端和第一緩存器的輸入端，第一緩存器的輸出端連接第一除法器的被除數端，第一比較器的輸出端與第一寄存器的輸入端相連接，第一寄存器的輸出端分別與第二寄存器的一個輸入端、第一比較器的另一個輸入端相連接，第一計數器的輸出端與第二寄存器的另一個輸入端相連接，第二寄存器的輸出端分別與第一除法器的除數端、第二除法器的除數端、第一整數乘法器的一個輸入端相連接，第一除法器的輸出端與第一移位寄存器的輸入端相連接，第一移位寄存器的一個輸出端連接第三寄存器，第一移位寄存器的第二個輸出端輸出縮小倍數b并與第一整數乘法器的另一個輸入端相連接，第三寄存器的輸出端輸出轉換后的參考信號r1(n)，第一整數乘法器的輸出端輸出調整信號m；

(2).原始信號轉換電路包括第二緩存器、第二除法器、第二移位寄存器及第四寄存器，原始信號s(n)連接到第二緩存器的輸入端，第二緩存器的輸出端連接到第二除法器的被除數端，第二除法器的除數端與噪聲信號轉換電路中的第二寄存器的輸出端相連接，該第二除法器的輸出端與第二移位寄存器輸入端相連接，第二移位寄存器的輸出端與第四寄存器的輸入端相連接，第四寄存器的輸出端輸出轉換后的輸入信號s1(n)。