[發明專利]具有高抗干擾能力的TD-SCDMA直放站同步方法及裝置有效
| 申請號: | 200810044642.6 | 申請日: | 2008-06-06 |
| 公開(公告)號: | CN101286793A | 公開(公告)日: | 2008-10-15 |
| 發明(設計)人: | 馮云 | 申請(專利權)人: | 芯通科技(成都)有限公司 |
| 主分類號: | H04B7/26 | 分類號: | H04B7/26;H04B1/707;H04B7/14 |
| 代理公司: | 成都九鼎天元知識產權代理有限公司 | 代理人: | 熊曉果;吳彥峰 |
| 地址: | 610041四川省成都市高*** | 國省代碼: | 四川;51 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 具有 抗干擾 能力 td scdma 直放站 同步 方法 裝置 | ||
技術領域
本發明涉及一種具有高抗干擾能力的TD-SCDMA直放站同步方法及裝置。
背景技術
在TD-SCDMA系統中,同步方式主要分為以下三種:
1、GPS同步,優點在于:抗干擾能力強;缺點在于:其一是需要計算GPS與基站的相位差,對每一個直放站都需要分別計算,而且一旦出現變化,需要再次調整;一旦信號丟失,則無法與基站同步;其二是成本高。
2、基帶同步,優點在于:抗干擾能力強,缺點在于:成本高。
3、包絡檢波同步,優點在于:成本低;缺點在于:抗干擾能力低。
由于包絡檢波同步方式具有成本低,但是抗干擾能力低,因此,此發明提出一種具有高抗干擾能力的解決方法。
發明內容
本發明的目的是提供一種抗干擾能力強的TD-SCDMA直放站同步方法及裝置。
在TD-SCDMA直放站系統中,當檢測不到同步信號的時候,需要維持同步時間5到60秒鐘(根據行業標準),因此,當同步信號丟失的時候,在維持同步的時間內,需要能夠嘗試所有的電壓判定門限。檢波同步方法為。
第一步,設置一個定時器T,該定時器的定時時間設置要求是:至少大于等于一個子幀的長度,即大于5ms。因為至少需要在一個子幀長度時間里嘗試一種電壓判定門限。根據ADC的N位的精度,則需要維持時間長度為N*T。按照普通ADC精度8到12位,一個電壓判定門限檢測時間為1到2幀,則即至少需要的維持時間范圍是28*1*5ms到212*2*5ms,即1.280s到40.96s,小于60秒。
第二步,如果以當前電壓判定門限V在定時器T時間內無法識別到同步信號時,當前的電壓判定門限V加上ADC的最小有效位LSB(least?significantbit),即1,如果已經達到最大值,則為最小值,重復第二步;識別到同步后進入到第三步。
第三步,成功檢測到同步信號后,按照同步信號的時間特征進行同步,并且維持該電壓判定門限。重復第三步,直到無法識別同步信號進入第四步。
第四步,在無法識別同步信號后,考慮到可能是偶發干擾情況,所以以當前電壓判定門限V檢測同步,如果在N幀(例如2幀)內仍舊無法檢測到同步,則進入第二步;否則進入第三步。
具有高抗干擾能力的TD-SCDMA直放站同步裝置,射頻信號通過射頻耦合器,耦合一定量的射頻信號,輸出到射頻檢波器,射頻檢波器輸出對應的檢波模擬電壓信號到ADC轉換器,ADC轉換器將數字信號傳輸給FPGA,FPGA對ADC的采樣信號進行分析。FPGA通過ADC檢測電壓的數字信號,設定一個電壓判定門限,將高于這個門限的電壓定義為數字高,低于這個門限的電壓定義為數字低,通過對高低信號的時間特征,分析同步信號。FPGA在一定時間內沒有檢測到同步信號的時候,則逐步調整電壓判定門限,直到檢測到同步信號。
為了克服固定的電壓判定門限受干擾及信號強度的影響,本發明為一種動態電壓判定門限調整方法通過檢波同步裝置來檢測同步信號。該裝置和方法根據檢測不到同步信號后,維持同步5到60秒鐘的特點,在維持時間內繼續調整電壓判定門限,檢測同步信號,該方法保證了在維持時間內,嘗試所有的電壓判定門限,來檢測同步信號,因此,提高了抗干擾能力。
附圖說明
圖1是TD-SCDMA傳輸信號幀格式及同步特征窗;
圖2是本發明檢波同步裝置;
圖3是同步方法流程圖。
具體實施方式
本發明的實現方法見圖1、圖2、圖3:
在TD-SCDMA直放站系統中,當檢測不到同步信號的時候,需要維持同步時間5到60秒鐘(根據行業標準),因此,當同步信號丟失的時候,在維持同步的時間內,需要能夠嘗試所有的電壓判定門限。同步流程圖見圖3。
第一步,設置一個定時器T,該定時器的定時時間設置要求是:至少大于等于一個子幀的長度,即大于5ms。因為至少需要在一個子幀長度時間里嘗試一種電壓判定門限。根據ADC的N位的精度,則需要維持時間長度為N*T。按照普通ADC精度8到12位,一個電壓判定門限檢測時間為1到2幀,則即至少需要的維持時間范圍是28*1*5ms到212*2*5ms,即1.280s到40.96s,小于60秒。
第二步,如果以當前電壓判定門限V在定時器T時間內無法識別到同步信號時,當前的電壓判定門限V加上ADC的最小有效位LSB(least?significantbit),即1,如果已經達到最大值,則為最小值,重復第二步;識別到同步后進入到第三步。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于芯通科技(成都)有限公司,未經芯通科技(成都)有限公司許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作,請聯系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/200810044642.6/2.html,轉載請聲明來源鉆瓜專利網。





