[發明專利]一種防靜電保護結構及其制作方法

有效

• 申請號: 200810044148.X
• 申請日: 2008-12-19
• 公開（公告）號: CN101752347A
• 公開（公告）日: 2010-06-23
• 發明（設計）人: 蘇慶;呂趙鴻
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L23/60
• 分類號: H01L23/60;H01L21/00
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 顧繼光

技術領域

本發明涉及一種半導體器件的防靜電保護結構，本發明還涉及一種半 導體器件防靜電保護結構的制作方法。

背景技術

靜電對于電子產品的傷害一直是不易解決的問題，當今使用最多的ESD 保護結構多使用GGNMOS結構(Ground?Gate?NMOS，柵極接地NMOS)，但其 主要應用于低壓電路的靜電保護。目前應用于高壓電路的靜電保護結構比 較流行的是橫向擴散NMOS(Lateral?Diffusion?NMOS)，如圖1所示，包括 P型襯底1及其上面的N型深阱2，所述N型深阱2上設置有P阱，所述P 阱包括高壓P阱3和包含在高壓P阱3內的低壓P阱4，所述P阱與N型深 阱2上設置有第一多晶硅柵5，所述第一多晶硅柵5的左部覆蓋高壓P阱3 和低壓P阱4，右部覆蓋N型深阱2，所述第一多晶硅柵5的左側下方設置 有第一N+擴散區6，所述第一N+擴散區6左側還設置有一個P+擴散區7， 所述P+擴散區的左側設置有第一場氧化區8，所述P+擴散區7與所述第一 N+擴散區6之間相隔有第二場氧化區9，所述P+擴散區7、第一N+擴散區6 和第一多晶硅柵5接地，所述第一多晶硅柵5的右側下方位于N型深阱2 之上設置有第三場氧化區10，所述第三場氧化區10右側設置有第二N+擴 散區11，所述第二N+擴散區11的右側設置有第四場氧化區12，所述第二 N+擴散區11連接輸出入焊墊。如圖1所示，由第一多晶硅柵5構成的柵極 左側的部分構成了源極，右側的部分構成漏極。

現在對此類橫向擴散NMOS結構在ESD發生下的工作原理進行分析。在 ESD正電荷從輸出入焊墊進入如圖1所示的防靜電結構后，導致其中的寄生 三極管導通。寄生三極管中，一個是由漏極N型深阱2、源極的第一N+擴 散區6以及其溝道下的P阱組成的橫向三極管，另一個是由漏極N型深阱2、 源極的第一N+擴散區6以及其源區下的P阱組成的縱向三極管。在ESD來 臨時，這兩個寄生的三極管均會開啟瀉流。但在研究中發現，在漏極的N+ 擴散區和靠近柵極一側的場氧化區的交匯處容易產生大的電場，如圖1中 箭頭所示，漏區N型雜質的濃度在表面比硅深層處的濃度高，這樣造成橫 向三極管的通路電阻比縱向三極管的通路電阻小，ESD電流更多的從橫向三 極管導通路徑上經過，大的電流也會通過此交匯點，產生大量的熱，當溫 度過高時，會導致此處場氧化區的物理損傷。

發明內容

本發明所要解決的技術問題是提供一種防靜電保護結構，以及這種防 靜電保護結構的制作方法，能夠在瀉放電流時使得電流可以均勻分布，避 免對放靜電保護結構構成物理損傷，從而提高器件的穩定性。

為解決上述技術問題，本發明防靜電保護結構的技術方案是，包括P 型襯底及其上面的N型深阱，所述N型深阱上設置有P阱，所述P阱包括 高壓P阱和包含在高壓P阱內的低壓P阱，所述P阱與N型深阱上設置有 第一多晶硅柵，所述第一多晶硅柵的左部覆蓋高壓P阱和低壓P阱，右部 覆蓋N型深阱，所述第一多晶硅柵的左側下方設置有第一N+擴散區，所述 第一N+擴散區左側還設置有一個P+擴散區，所述P+擴散區的左側設置有第 一場氧化區，所述P+擴散區與所述第一N+擴散區之間相隔有第二場氧化區， 所述P+擴散區、第一N+擴散區和第一多晶硅柵接地，所述第一多晶硅柵的 右側下方位于N型深阱之上設置有第三場氧化區，所述第三場氧化區右側 設置有第二N+擴散區，所述第二N+擴散區的右側設置有第四場氧化區，所 述第二N+擴散區連接輸出入焊墊，所述N型深阱范圍內，位于第二N+擴散 區和第四場氧化區的下方還設置有一個N阱，其特征在于，所述N阱的下 方還設置有一個N型二次擴散區。

本發明還提供了一種防靜電保護結構的制作方法，其技術方案是，在 所述場氧化區形成之后，N阱形成之前，通過增加一次離子注入形成所述N 型二次擴散區。

本發明通過在N阱下方增加N型二次擴散區，能夠在瀉放電流時電流 可以均勻分布，避免了對放靜電保護結構構成的物理損傷，提高了器件的 穩定性。

附圖說明

下面結合附圖和實施例對本發明作進一步詳細的說明：

圖1為現有的防靜電保護結構的示意圖；

圖2為本發明防靜電保護結構的示意圖；

圖3和圖4為本發明防靜電保護結構電流走向的示意圖；

圖5為TCAD模擬圖1所示的防靜電保護結構的電流分布示意圖；