[發明專利]OTP器件結構及其制備方法

有效

• 申請號: 200810044082.4
• 申請日: 2008-12-10
• 公開（公告）號: CN101752381A
• 公開（公告）日: 2010-06-23
• 發明（設計）人: 胡曉明
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/822
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及一種OTP器件結構。本發明還涉及一種OTP器件的制備方 法。

背景技術

利用浮柵(Floating?poly)存儲電子是常見的一次可編程存儲器件 OTP(one-time?programmable?memory)的基本工作原理。OTP器件中的浮 柵可以嵌入普通的邏輯工藝中，一般由一個晶體管外加一個浮柵電容實現 OTP的基本編程以及電荷存儲的功能，OTP器件的示意圖見圖1，在具體 制備中的版圖見圖2，其中控制柵和浮柵共用多晶硅。

這種結構的OTP在工藝偏差的影響下，產品的編程速度會有差異，一 般在100u-500us不等，固定的編程條件對于不同的產品往往不通用，對 于大容量的產品，編程速度是非常重要的技術指標。

同時由于現有的OTP器件編程時利用熱電子效應的(CHE)柵極最大 電流，最大電流的波峰過陡，會對于編程電壓的精度要求過高(見圖4)。

發明內容

本發明要解決的技術問題是一種OTP器件結構，其能提高OTP編程的 性能。本發明還要提供一種OTP器件的制備方法。

為解決上述技術問題，本發明的OTP器件結構的所述OTP器件包括晶體 管區域和電容區域，所述晶體管區域包含晶體管有源區，所述電容區域包 括浮柵以及位于浮柵兩側的電容有源區，所述電容區域的所述浮柵和所述 晶體管區域的控制柵共用多晶硅，所述電容區域的所述浮柵兩側的所述電 容有源區引出所述電容區域的源極和漏極；所述電容區域還包括位于所述 浮柵下方兩側，相互分離且分別包含所述電容有源區的兩個額外離子注入 區域，所述額外離子注入區域部分位于浮柵下方，所述額外離子注入區域 的注入離子類型與電容有源區的離子類型相同，所述額外離子注入區域的 離子濃度小于電容有源區的離子濃度。

本發明的OTP器件的制備方法，為在在有源區注入之前，先利用光刻工 藝定義出離子注入區域，后進行額外離子注入，之后進行退火使額外離子 注入區域橫向擴散。

本發明的OTP器件結構中，利用額外注入增大晶體管有源區和浮極的 耦合區域，使得OTP編程NMOS的浮柵最大電流出現在電壓較高處，電流 值越大，器件編程速度越快。且有源區和柵極的耦合區域增大，使OTP Program柵極電流峰值變緩，對于編程電壓的精度要求降低，并減少工藝 偏差對于編程效果的影響。并且本發明的OTP器件通過利用FN隧穿電流 和熱電子CHE(Hot?electron)效應的疊加，使浮柵電流增大，從而使編 程速度提高，編程電壓可以根據需求適當下降。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1為OTP器件的示意圖；

圖2為OTP器件版圖設計示意圖；

圖3為沿圖2中BB’的截面示意圖；

圖4為現有的OTP器件浮柵最大電流實測圖；

圖5為本發明的OTP器件浮柵最大電流實測圖。

具體實施方式

本發明在現有的OTP器件結構上，提出了一種OTP器件設計結構以及 工藝實現方法，嵌入在普通的邏輯工藝中，實現對于浮柵OTP器件性能的 優化，包括編程能力的提升、編程電壓的降低、編程速度的提高、數據存 儲保存力(Data?retention)的提高等。

利用額外注入增大有源區和柵極的耦合區域是本發明的重點。圖3 為本發明的沿耦合電容區域中BB’的截面示意圖。圖中以含NMOS晶體管 的OTP器件為例，從該截面圖中可知，在作為浮柵的多晶硅下方兩側，有 相互分離且分別包含電容有源區的兩個額外離子注入區域，所述額外離子 注入區域部分位于浮柵下方(見圖3)，形成電容有源區和浮柵的耦合區 域。在編程NMOS的浮柵上最大電流出現在電壓較高處，電流值越大，器 件編程速度越快。晶體管有源區和浮柵之間的耦合區域增大，使OTP器 件編程柵極電流峰值變緩(見圖5)，降低了對編程電壓的精度要求降低， 并減少工藝偏差對于編程效果的影響。并且通過利用FN隧穿電流和熱電 子擊穿(CHE：Hot?electron)效果的疊加，使柵極電流增大，從而使編程 速度提高，編程電壓可以根據需求適當下降。