[發明專利]提高LDMOS晶體管中的崩潰電壓的方法

無效

• 申請號: 200810044080.5
• 申請日: 2008-12-09
• 公開（公告）號: CN101752418A
• 公開（公告）日: 2010-06-23
• 發明（設計）人: 陳華倫;羅嘯;熊濤;陳瑜;陳雄斌
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及一種LDMOS晶體管的制備方法，特別一種提高LDMOS晶體管中的崩潰電壓的方法。

背景技術

目前的0.35um工藝及以上的LDMOS晶體管的結構里，都會有多晶硅覆蓋從溝道區域一直延伸到靠近漏端的場氧化層上。而上述結構會提高整個結構的崩潰電壓。

此種結構如圖1所示下(圖1為沒有外延層的LDNMOS的一種結構的圖示，而且本示意圖僅僅只表示LDNMOS的一種簡單結構區域的圖形層次)：溝道區域的寬度Lc是由多晶硅和低壓P阱的交疊區構成的。由于多晶硅和低壓P阱是兩層圖形，因此多晶硅的長度向右必然要超過溝道區域。如果多晶硅只延伸到圖中的La段(La段為從溝道區到場氧化區之間的漏區上的區域，包括場氧化區的鳥嘴部分)，因為多晶硅是等勢體，會使得測崩潰電壓情況下的電場到有多晶硅的La段和有被多晶硅覆蓋的La段相交附近區域電勢下降過大，而La區域的氧化層厚度又只有普通的柵氧的厚度，不足以耐比較高的電場。因此多晶硅延伸到PF區域(位于場氧化層上)中比較厚的氧化層上，會提高整個結構的崩潰電壓。

但是此種結構也會導致一個會降低崩潰電壓的問題，因為多晶硅是等勢體，因此從漏段伸出的等勢線，會幾乎平行的穿過PA，PF區域(漏極和多晶硅之間沒有被多晶硅覆蓋的場氧化層區)，到La區域后，再斜向左下沿著節區分布。因此，從在測崩潰電壓下的電勢分布圖可以看出，整個節區，在La段節下的左下處，是節區寬度最窄，電場強度最大的地方，因此也是崩潰電壓的弱點。造成這種狀況的原因，也正好恰恰是因為多晶硅是等勢體，而且是一體的，造成電勢從漏端一直無法大幅度下降，造成了節區的電壓降太多，導致崩潰電壓無法進一步提高。

發明內容

本發明要解決的技術問題是提供一種提高LDMOS晶體管中的崩潰電壓的方法，其能使LDMOS晶體管中的崩潰電壓進一步提高。

為解決上述技術問題，本發明的提高LDMOS晶體管中的崩潰電壓的方法，LDMOS晶體管中的多晶硅覆蓋于整個溝道區，并延伸到漏端直至部分場氧化區上，其中位于溝道區上的多晶硅和位于漏端的多晶硅相互分離。

本發明的方法，對現有的多晶硅結構做一些改造，使得漏端的多晶硅和溝道上的多晶硅并不相互連接，而且漏端的多晶硅在恰當的尺寸大小下還可能會分成幾段。這種結構可以得到更高的崩潰電壓，而且可以優化碰撞電離區的分布。

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：

圖1為現有的一具體LDNMOS晶體管的結構示意圖；

圖2為根據本發明的方法制備的具體LDNMOS晶體管的結構示意圖。

具體實施方式

本發明的提高LDMOS晶體管中的崩潰電壓的方法，對原有的LDMOS晶體管中的多晶硅結構做一些改造，使得位于漏端的多晶硅和溝道區上的多晶硅并不相互連接(見圖2)，即將原來連續多晶硅分為兩段，中間有缺口，理論上給缺口的寬度可為任意值，在實際操作中應不小于該制程的多晶硅的最小距離要求，即為該具體工藝的特征尺寸值。而且本發明的方法中，漏端的多晶硅在足夠大的尺寸大小下還可分成幾段，這種結構可以得到更高的崩潰電壓。其中溝道區多晶硅為器件的柵，在后續制程中通過接觸孔進行電連接，而漏端多晶硅為浮置多晶硅，不直接通過接觸孔加電位。

本發明中的溝道區多晶硅可沿PN界面稍微向右移動，而漏端多晶硅需要覆蓋住場氧化區的尖端區域。在一具體實施例中，對使用本發明的方法所制備的LDMOS晶體管進行崩潰電壓的模擬試驗，在相同的結構大小和注入條件下，原有連續多晶硅結構的LDMOS晶體管的崩潰電壓為49V，而根據本發明的方法設計的位于溝道區的多晶硅和漏端多晶硅之間缺口為0.1-0.5um的情況下，LDMOS晶體管的崩潰電壓為54V。

根據本發明的方法所制備的LDMOS晶體管，一方面可以擁有未改造時的結構的優點，保證在La段不出現非常大的電勢降。另外因為La和PF上的多晶硅，并不與柵極多晶硅相連，是懸空的結構，因此它們可以感應出電位，只保證在多晶硅覆蓋的那一段等勢線會比較平。但是因為懸空的多晶硅可以感應出和柵極多晶硅不同的電位，而且兩段多晶硅之間還有空白處，因此在漏端到La下節區，從漏極出發的電勢可以有比未改造的結構有更多的電勢降。這樣La下節區的電勢降就不會非常大，從而改善了未改造結構里的這個崩潰電壓的弱點，提高了整個結構的崩潰電壓。