[發(fā)明專利]柵結(jié)構(gòu)上金屬層的監(jiān)控方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200810042588.1
• 申請(qǐng)日: 2008-09-05
• 公開（公告）號(hào): CN101667550A
• 公開（公告）日: 2010-03-10
• 發(fā)明（設(shè)計(jì)）人: 王吉星
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造（上海）有限公司
• 主分類號(hào): H01L21/66
• 分類號(hào): H01L21/66;H01L23/544
• 代理公司: 上海思微知識(shí)產(chǎn)權(quán)代理事務(wù)所（普通合伙）
• 代理人: 屈 蘅;李時(shí)云

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體晶圓驗(yàn)收測(cè)試(Wafer?acceptance?test：WAT)領(lǐng)域，尤其 涉及在晶圓驗(yàn)收測(cè)試中對(duì)柵結(jié)構(gòu)上金屬層的監(jiān)控方法。

背景技術(shù)

WAT是測(cè)試晶圓上制作好的基本元件(例如，NMOS管、PMOS、雙極晶 體管等有源元件)是否擁有正常工作能力的一項(xiàng)測(cè)試，它的測(cè)試對(duì)象是單一的 基本元件，通常在基本元件制造完成后進(jìn)行，在WAT測(cè)試之后通常還存在進(jìn)一 步的金屬互連工序、芯片問(wèn)題(chip?problem：CP)測(cè)試、切片、封裝等工序。 通常，晶圓的切割道上也制作有基本元件，切割道上的基本元件稱作測(cè)試元件 (Test?key)或測(cè)試結(jié)構(gòu)(Test?structure)。而WAT所測(cè)試的基本元件通常就是切 割道(Scribe?line)上面的元件，這樣不但可以有效利用晶圓上切割道的空間， 還可以經(jīng)由測(cè)試切割道上的測(cè)試元件推測(cè)測(cè)試元件附近芯片元件的電性是否合 格。

柵結(jié)構(gòu)是位于晶圓離子摻雜區(qū)，即N型離子注入?yún)^(qū)、P型離子注入?yún)^(qū)上， 由柵氧層和柵極層組成的堆棧結(jié)構(gòu)。請(qǐng)參閱圖1所示一種柵結(jié)構(gòu)橫跨N型離子 注入?yún)^(qū)和P型離子注入?yún)^(qū)的版圖示意圖。在實(shí)際的制作工藝中，首先是在晶圓 上制作圖1所示的柵結(jié)構(gòu)1；若要進(jìn)行N型離子注入形成晶圓上N型離子注入 區(qū)，需將圖1右邊預(yù)形成或已形成的P型離子注入?yún)^(qū)用阻擋層覆蓋上，以柵結(jié) 構(gòu)為掩模進(jìn)行N型離子注入；同理，若要進(jìn)行P型離子注入形成晶圓上P型離 子注入?yún)^(qū)，需將圖1左邊預(yù)形成或已形成的N型離子注入?yún)^(qū)用阻擋層覆蓋上， 以柵結(jié)構(gòu)為掩模進(jìn)行P型離子注入。

目前，阻擋層通常是采用光阻，以晶圓上未形成離子注入?yún)^(qū)的情況為例， 當(dāng)形成N型離子注入?yún)^(qū)時(shí)，在預(yù)形成P型離子注入?yún)^(qū)表面覆蓋光阻，之后以所 述光阻為掩膜進(jìn)行N型離子注入，N型離子注入完畢后，去除覆蓋在預(yù)形成P 型離子注入?yún)^(qū)表面的光阻；然后，在已形成的N型離子注入?yún)^(qū)表面覆蓋光阻， 并進(jìn)行P型離子的注入，P型離子注入完畢后，去除覆蓋在N型離子注入?yún)^(qū)表 面的光阻。在N型離子注入?yún)^(qū)和P型離子注入?yún)^(qū)制作完成后，會(huì)在柵結(jié)構(gòu)表面 形成用于制作金屬硅化物的金屬層(圖中未示出)。P型離子注入?yún)^(qū)和N型離子 注入?yún)^(qū)交界處2在反復(fù)涂敷和去除光阻的過(guò)程中易出現(xiàn)光阻殘余的現(xiàn)象，該光 阻的殘余，會(huì)導(dǎo)致后續(xù)在柵結(jié)構(gòu)上形成金屬層時(shí)，交界處的柵結(jié)構(gòu)表面難形成 金屬層，使得制作在柵結(jié)構(gòu)表面的金屬層出現(xiàn)缺口的問(wèn)題。

如圖2透射電子顯微(TEM)圖中圈出的部分所示，N型離子注入?yún)^(qū)與P 型離子注入?yún)^(qū)交界處柵結(jié)構(gòu)表面未形成金屬層，出現(xiàn)了斷開現(xiàn)象。金屬層的斷 開現(xiàn)象會(huì)引起后期制作的金屬硅化物存在缺陷，導(dǎo)致柵結(jié)構(gòu)方塊電阻不符合要 求，降低制作的器件的良率。

目前WAT測(cè)試階段中所包括的柵結(jié)構(gòu)測(cè)試元件中柵結(jié)構(gòu)并非橫跨N型離子 注入?yún)^(qū)和P型離子注入?yún)^(qū)的柵結(jié)構(gòu)，通常是在單一的摻雜區(qū)，N型離子注入?yún)^(qū) 或P型離子注入?yún)^(qū)。由于傳統(tǒng)WAT不存在該類型的柵結(jié)構(gòu)測(cè)試元件，因此無(wú)法 在WAT階段對(duì)該類型柵結(jié)構(gòu)表面金屬層進(jìn)行監(jiān)控。在保證整個(gè)生產(chǎn)工藝產(chǎn)能條 件下，該柵結(jié)構(gòu)表面金屬層存在的缺陷通常只會(huì)在后期整個(gè)晶圓上芯片制作完 成后或封裝后的測(cè)試中才被檢測(cè)出，例如CP/封裝測(cè)試檢測(cè)出。由于柵結(jié)構(gòu)表面 金屬層早期不能檢測(cè)出，這也會(huì)導(dǎo)致整個(gè)后期制作過(guò)程資源的浪費(fèi)，增加了晶 圓上芯片的制作成本。

發(fā)明內(nèi)容

本發(fā)明要解決的問(wèn)題是：在WAT測(cè)試階段，橫跨N型離子注入?yún)^(qū)和P型離 子注入?yún)^(qū)的柵結(jié)構(gòu)表面金屬層質(zhì)量無(wú)法監(jiān)控。

為達(dá)到上述目的，本發(fā)明提供了一種柵結(jié)構(gòu)上金屬層的監(jiān)控方法，它包括 以下步驟：

提供一種測(cè)試元件，所述測(cè)試元件包括N型離子注入?yún)^(qū)、P型離子注入?yún)^(qū) 和橫跨所述N型離子注入?yún)^(qū)和P型離子注入?yún)^(qū)的柵結(jié)構(gòu)，其中柵結(jié)構(gòu)表面覆蓋 有金屬層。該測(cè)試元件制作在晶圓的切割道上。

測(cè)試覆蓋有金屬層的柵結(jié)構(gòu)電性參數(shù)。

監(jiān)控測(cè)試的柵結(jié)構(gòu)電性參數(shù)是否符合標(biāo)準(zhǔn)柵結(jié)構(gòu)電性參數(shù)，其中標(biāo)準(zhǔn)柵結(jié) 構(gòu)電性參數(shù)為覆蓋的金屬層完整時(shí)所測(cè)出的柵結(jié)構(gòu)電性參數(shù)。