[發明專利]利用多晶硅基腳特性實現低漏電流的PMOS器件的加工方法

有效

• 申請號: 200810036944.9
• 申請日: 2008-04-28
• 公開（公告）號: CN101572234A
• 公開（公告）日: 2009-11-04
• 發明（設計）人: 李家豪
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;G06F17/50
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 劉繼富;顧晉偉

背景技術

本發明涉及集成電路以及制造半導體器件的方法。更具體地，本發明提供制造用于制備PMOS器件的多晶硅柵極結構的方法和結構。但是，應認識到本發明具有寬得多的應用范圍。

集成電路已經從制造在單個硅芯片上的少量互連器件發展到數百萬個器件。常規集成電路具有遠超過原來設想的性能和復雜性。為了實現復雜性和電路密度(即，能封裝到給定芯片面積上的器件數目)的改進，亦稱為器件“幾何尺寸”的最小器件特征的尺寸也隨著每代集成電路變得越來越小。

增加電路密度不僅改善集成電路的復雜性和性能，而且為消費者提供較低成本的部件。集成電路或芯片的制造設備可花費數億或甚至數十億美元。各個制造設備將具有一定的晶片生產能力，并且各個晶片會在其上具有若干集成電路。因此，通過使得集成電路的單個器件更小，可以在每個晶片上制造更多的器件，因此增加制造設備的產出。使器件更小非常具有挑戰性，這是因為集成電路構造中使用的每個工藝具有限制。即，給定工藝通常僅能加工小至一定的特征尺寸，然后需要改變工藝或器件布局。

這種限制的一個實例是在多晶硅柵極加工中。隨著器件線寬降低，多晶硅柵極幾何尺寸在器件性能中具有重要作用。在本發明的整個說明書中特別是下文中會更詳細地說明這些及其他限制。

從上可知，需要用于處理半導體器件的改良技術。

發明內容

根據本發明的實施方案，提供用于形成MOS器件的方法和結構。更具體地，根據本發明的實施方案提供用于制造具有多晶硅基腳外形(footing?profile)的多晶硅柵極結構的方法和結構。僅僅作為舉例，本發明已經應用于制造具有65nm和更小線寬的MOS結構。但是應認識到本發明具有更寬的應用范圍。

在一個具體的實施方案中，所述方法包括提供具有表面區域的半導體襯底。半導體襯底可以為單晶硅晶片、硅鍺晶片、或絕緣體上硅(SOI)等。所述方法包括形成覆蓋半導體襯底的柵極介電層和形成覆蓋柵極介電層的一部分的多晶硅柵極。多晶硅柵極的特征在于厚度、寬度和多晶硅基腳外形。在一個具體的實施方案中，所述方法提供多晶硅基腳外形的模擬模型并由模型確定由于多晶硅基腳外形的器件性能響應。然后所述方法由多晶硅基腳外形的模型提供工藝控制窗用于制造多晶硅柵極。

通過本發明實現了相對于常規方法的許多優點。例如，本發明的技術易于使用基于常規技術的工藝。在一個具體的實施方案中，本發明的方法允許用于制造MOS器件的多晶硅柵極的工藝窗。在一些實施方式中，所述方法提供以芯片(die)/晶片計的更高的器件產率。在一些實施方式中，所述方法提供具有改進的閾值漏電流、Idsat和Ioff等的MOS器件。另外，所述方法提供與常規處理技術相容而基本上不改變常規設備和工藝的方法。根據所述實施方案，可以實現這些優點中的一種或多種。在本發明的整個說明書中會更詳細地說明這些及其他優點，特別是下文中。

參考下文的詳細說明可以更完全地理解本發明的各種其他目的、特征和優點。

附圖說明

圖1是說明根據本發明的一個實施方案用于MOS加工的方法的簡化流程圖。

圖2-3是說明根據本發明的一個實施方案用于制造MOS器件的方法的簡圖。

圖4-8是說明根據本發明的一個實施方案的各種多晶硅基腳外形結構的簡圖。

圖9～15是說明根據本發明的一個實施方案的實驗結果的簡圖。

具體實施方式

根據本發明的實施方案，提供用于半導體器件加工的方法和系統。具體地，根據本發明的實施方案提供用于制造多晶硅柵極結構的工藝控制方法。本發明已經應用于具有65nm設計規則等的MOS結構。但是應認識到根據本發明的實施方案具有更寬的應用范圍。

圖1是說明根據本發明的一個實施方案用于MOS處理的方法。如圖所示，所述方法由開始步驟開始。該方法包括提供含有表面區域的半導體襯底。所述半導體襯底可以為硅晶片、絕緣體上硅(SOI)等。所述方法形成覆蓋表面區域的柵極介電層。所述方法還包括形成覆蓋柵極介電層的一部分的多晶硅柵極結構。在一個具體的實施方案中，所述方法包括為作為多晶硅基腳外形的函數的器件性能數據例如Vth、Idsat、Ioff等提供模擬模型。在一個具體的實施方案中，所述方法使用模擬模型提供制造多晶硅柵極的工藝控制窗。