[發明專利]一種具有離散多晶柵結構的靜電保護電路

無效

• 申請號: 200810035346.X
• 申請日: 2008-03-28
• 公開（公告）號: CN101257018A
• 公開（公告）日: 2008-09-03
• 發明（設計）人: 單毅
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L23/60
• 代理公司: 上海思微知識產權代理事務所
• 代理人: 屈蘅

技術領域

本發明涉及半導體器件的靜電保護電路設計領域，尤其涉及可提高CMOS集成芯片的靜電保護能力，且具有離散多晶柵結構的靜電保護電路。

背景技術

在日常環境中，半導體器件容易受噪聲干擾或異常電壓侵入為其輸入、輸出電路，例如通過靜電放電(Electrostatic?discharge：ESD)所產生的“火花”，會自制作了半導體器件芯片的輸入輸出焊盤(I/O?pad)侵入，而這種靜電放電通常是在干燥環境下因觸碰靜電攜帶體而發生。這種靜電產生的“火花”會以高壓或強電流脈沖的形式加載在集成芯片的I/O焊盤上，對芯片內部電路造成嚴重的威脅，尤其對CMOS集成芯片中柵氧MOS器件具有很強破壞力。因此在制作半導體器件的集成電路芯片尤其是CMOS集成芯片的輸入和輸出焊盤上均需要加入ESD保護電路。

在CMOS集成芯片輸入或輸出焊盤上靜電保護電路為提高其靜電保護能力通常采用一些典型的具有較高擊穿電壓的器件作為靜電保護電路中放電回路中放電元件。例如，典型的長溝道的MOS管、厚氧化層管以及晶閘管(SCR)等均可作為靜電保護電路的放電元件。以長溝道的NMOS管作為放電元件時，它的連接方式請參閱圖1。長溝道NMOS管的漏端D接CMOS集成芯片的I/O焊盤，柵端G和源端S接地。與圖1對應的制作版圖請參閱圖2，圖2中方塊為對應于各有源區的接線焊盤，P阱引出區P⁺、源端S焊盤和柵端G接地，漏端D焊盤與I/O焊盤連接。對應于圖2的截面圖請參閱圖3，P阱引出區P⁺、源端S有源區N⁺和柵端G接地，漏端D有源區N⁺與I/O焊盤連接。漏端有源區N⁺采用輕摻雜漏(N-LDD)進行制作，對應于輕摻雜漏2的部分的P阱采用P型暈環注入(P-HALO)制作。該長溝道的NMOS管存在著寄生的雙極型NPN晶體管3，在靜電放電時，就是利用放電元件長溝道寄生的NPN管3進行放電。當產生較大靜電放電脈沖電壓時，由N-LDD和P-HALO制作的2處的PN結容易反向擊穿，產生襯底電流，從而利于寄生的雙極型NPN管3觸發導通開始放電。然而當產生大的靜電電流/電壓脈沖時，該靜電脈沖就可導致放電元件N-LDD和P-HALO制作的2處的PN結容易損害，從而使得靜電放電電路不能正常工作。

若靜電放電元件以PNPN晶閘管為例，請參見圖4。圖4中晶閘管P端與CMOS集成芯片I/O焊盤連接。與圖4對應的制作版圖請參見圖5。制作在N阱上的P端P⁺及N阱引出端N⁺與CMOS集成芯片I/O焊盤連接，晶閘管制作在P阱上N端N⁺及P阱引出端P⁺與地連接，N阱和P阱之間可采用有源區N⁺連接。對應于圖5的截面圖請參閱圖6。有源區N⁺5對應與圖5中連接P阱和N阱的有源區N⁺，用于靜電放電的晶閘管的觸發導通主要取決于晶閘管NPN部分，有源區N⁺5與P阱之間的反向導通。由于這種電路結構存在著反向導通電壓較高，使得整個靜電保護電路的觸發電壓很高。當靜電保護電路的觸發電壓較高時，就會導致CMOS集成芯片內的MOS器件已被損毀而保護電路尚未開啟的問題，使得整個靜電保護電路等于空設。

發明內容

本發明的目的在于提供一種具有離散多晶柵結構的靜電保護電路，以解決目前靜電保護電路中放電元件的觸發部分有源區因高的靜電脈沖損傷或放電元件觸發電壓過高的問題。

為達到上述目的，本發明的一種具有離散多晶柵結構的靜電保護電路，該靜電保護電路用于保護CMOS集成芯片，它包括具有有源區的靜電放電元件，該靜電放電元件接在CMOS集成芯片的I/O焊盤與地之間；該靜電放電元件觸發部分的有源區與CMOS集成芯片的I/O焊盤連接，該靜電放電元件觸發部分的有源區制作在阱上。其中，數個離散的多晶柵將述與CMOS集成芯片的I/O焊盤連接的靜電放電元件觸發部分的有源區離散成數個MOS管，這數個離散的多晶柵浮置。這數個MOS管的漏區采用輕摻雜漏工藝制作，對應于MOS管輕摻雜漏區部分的阱采用與MOS管漏區反型的暈環注入。數個離散的多晶柵交錯排列，數個MOS管之間形成電阻網絡。