[發明專利]薄膜晶體管陣列基板及其制作方法

無效

• 申請號: 200810034157.0
• 申請日: 2008-03-03
• 公開（公告）號: CN101236975A
• 公開（公告）日: 2008-08-06
• 發明（設計）人: 田廣彥
• 申請（專利權）人: 上海廣電光電子有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L23/522;H01L21/84;H01L21/768;G02F1/1362
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 陳亮

技術領域

本發明涉及一種液晶顯示裝置及其制造方法，特別是涉及一種降低配線信號延遲的薄膜晶體管陣列基板及其制作方法。

背景技術

液晶顯示器(LCD)是目前被廣泛使用的一種平面顯示器，跟其他顯示方式相比，具有低功耗、外型薄、重量輕、無輻射等優點。一般而言，LCD包括有薄膜晶體管(TFT)陣列下基板、彩膜(CF)上基板及填充在上下基板之間的液晶層。陣列下基板上的顯示區域包含多個子像素區域，每個子像素區域一般為兩條柵極線(gate?line，又稱掃描線)與兩條數據線(data?line)交叉所形成的矩形或者其他形狀區域，其內設置有薄膜晶體管以及像素電極，薄膜晶體管充當開關元件；彩膜上基板上的共通電極與陣列下基板上的像素電極之間的電場強度調制著液晶分子的偏轉方向。

由于配線本身存在的電阻，以及該層配線和陣列下基板其它導電層間的電容、該層配線與彩膜上基板上的共通電極之間形成的電容，使得配線存在RC延遲。隨著液晶顯示面板尺寸的增加及分辨率的提高，LCD的配線，包括數據線、柵極線、修復線等的RC延遲也會隨之增大。而過大的RC延遲會影響液晶顯示器的亮度、對比度等，從而降低顯示品質。如在柵極線打開TFT開關以及數據線對像素充電的過程中，柵極線上的RC延遲會影響TFT的開關特性，數據線上的RC延遲則會影響加在液晶層上的信號電壓，從而影響顯示特性。

圖1示出一種TFT-LCD的子像素示意圖。陣列基板100上的導電層有3層，分別是Gate層、D層和ITO層，其中Gate層形成柵線101、TFT的柵極106以及共用電極線102，D層(圖中黑色斜線的部分)形成數據線103、TFT的源極104和漏極105，而ITO層形成像素電極107。各導電層之間有絕緣層(圖中未畫出)。柵信號加到柵極106上，用來打開或關閉TFT；當TFT打開時，數據信號通過數據線的漏極105傳輸到源極104。源極104通過接觸孔108和像素電極107連接。陣列基板100和彩膜基板(圖中未畫出)之間是液晶層，像素電極和彩膜基板上的ITO層之間形成液晶電容Clc，液晶電容上的電壓用來控制液晶分子的旋轉方向；像素電極和共用電極線之間形成存儲電容Cst，用來輔助保持液晶電容上的電壓。左右相鄰像素共用一根柵線101，上下相鄰像素共用一根數據線103。

圖2示出另一種子像素結構，其中TFT的源極204、漏極205的結構與圖1略有不同，且是以柵線101作為TFT的柵極。

在上述兩種子像素結構中，計算柵線和數據線之間的電容時除了要考慮柵線和數據線交叉部分形成的電容外，還要考慮TFT的漏極和柵線之間的電容。

目前通常采用如下幾種方法來降低配線RC延遲：

第一種方法是采用低電阻率的配線材料。在中國申請專利CN200380103627.X中，公開了一種使用更低電阻率的銅合金作為配線材料的方法。雖然采用銅或者銅合金作為配線材料能夠降低配線電阻R，從而降低配線上的信號延遲，但是目前還不能進行量產，實用性較差。

第二種方法是增加配線的寬度及厚度以降低配線的電阻，從而降低配線的信號延遲，但是增加配線寬度會使陣列下基板的開口率降低，同時和其它層之間的電容也會增大，對降低RC延遲的效果有限；另外，增加配線厚度還會增加靶材的使用量，影響產率(throughput)，還會增加產品點缺陷、線缺陷的發生率。

第三種方法是減少配線層和陣列下基板其它導電層之間的交疊面積。采用自對準工藝(Self-Alignment?Process)能夠降低陣列下基板上各層配線之間的電容，從而減小配線的RC延遲。但是考慮到目前的工藝能力，這種方法降低配線RC延遲的能力也有限。

發明內容

本發明所要解決的技術問題是提供一種能夠降低柵線和數據線信號延遲的薄膜晶體管陣列基板。

本發明為解決上述技術問題而采用的技術方案是提供一種薄膜晶體管陣列基板，包括一基板、多條柵線和數據線以及多個像素結構。這些柵線與數據線，配置于基板上，且柵線與數據線相交以定義多個像素區域。多個像素結構配置于基板上的各像素區域中，其中各像素結構包括一薄膜晶體管和一像素電極，該薄膜晶體管的源極通過接觸孔電性連接所述像素電極，該薄膜晶體管的漏極位于柵線與數據線的交叉部。