[發明專利]一種基于神經網絡的模擬PCB智能測試系統有效
| 申請號: | 200810030775.8 | 申請日: | 2008-03-10 |
| 公開(公告)號: | CN101246200A | 公開(公告)日: | 2008-08-20 |
| 發明(設計)人: | 何怡剛;祝文姬;謝宏;劉美容;王璽;龐偉區;肖迎群;譚陽紅;鄧曉 | 申請(專利權)人: | 湖南大學 |
| 主分類號: | G01R31/316 | 分類號: | G01R31/316;G06N3/06 |
| 代理公司: | 長沙市融智專利事務所 | 代理人: | 顏昌偉 |
| 地址: | 410082湖*** | 國省代碼: | 湖南;43 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 基于 神經網絡 模擬 pcb 智能 測試 系統 | ||
技術領域
本發明涉及一種模擬PCB測試系統,特別涉及一種基于神經網絡的模擬PCB智能測試系統。
背景技術
隨著大規模模擬集成電路的發展,模擬電路的復雜度和密集度不斷增長,任何一個部件和器件的故障都會影響全局,因此對模擬電路運行的可靠性提出了更為嚴格的要求;同時在模擬電路發生故障后,要求能實時定位故障以便檢修、調試、替換。從本質上講模擬電路故障診斷實際上相當于一個分類問題,根據測量數據判斷電路狀態是屬于哪個故障類。傳統的分類及診斷方法,需要進行大量計算,特別是由于容差的影響,計算相當復雜,實用性較差。
神經網絡具有的較強容錯能力,為容差電路硬故障和軟故障的診斷提供了一種有效的方法,并為電路故障診斷開辟一條新的途徑。BP神經網絡就是電路故障診斷方法的一種較為有效的方法。但BP網絡采用沿梯度下降的搜索算法,因而對初始權向量敏感,且很容易收斂于局部極小點。
發明內容
為解決模擬PCB測試中所存在的上述技術問題,本發明提供一種基于神經網絡的模擬PCB智能測試系統,本發明可實時快速測試模擬PCB電路。
本發明解決上述技術問題的技術方案:包括主控PC機,處理器、存儲器、通信電路、函數信號發生器、多路采樣開關矩陣、時序電路、譯碼電路、A/D轉換器、采樣保持器、差分放大器,所述函數信號發生器分別與多路采樣開關矩陣、處理器相連,A/D轉換器一端與處理器相連,另一端經采樣保持器、差分放大器與多路采樣開關矩陣相連,時序電路分別與處理器、A/D轉換器、采樣保持器、差分放大器相連,處理器還分別與通信電路、存儲器、譯碼電路相連,譯碼電路的另一端與多路采樣開關矩陣相連,主控PC機經通信電路與處理器相連,函數信號發生器在處理器的控制下輸出激勵信號經多路采樣開關矩陣送到被測電路的激勵節點,被測電路的響應信號經多路采樣開關矩陣、差分放大器、采樣保持器、A/D轉換器送到處理器,再通過通信電路送到主控PC機,主控PC機對采樣信號進行小波包變換消噪處理,并進行主元分析和歸一化處理,得到故障特征向量;將故障特征向量,輸入訓練好的BP神經網絡,BP神經網絡的輸出即為故障類型。
上述基于BP神經網絡的模擬PCB智能測試系統中,還包括采樣自診斷電路,所述采樣自診斷電路分別與處理器、多路采樣開關矩陣相連。
上述基于BP神經網絡的模擬PCB智能測試系統中,所述函數信號發生器由處理器、驅動電路、電容網絡、函數發生器、DAC陣列、放大器、緩沖器組成,處理器、驅動電路、電容網絡、函數發生器依次串接,DAC陣列串接于處理器、函數發生器之間,函數發生器的輸出經放大器送到緩沖器,緩沖器與處理器相連。
本發明的技術效果在于:本發明采用函數信號發生器產生測試所需各種激勵信號,可滿足適用不同測試電路的要求;采用高性能的16位DSP處理器能夠快速地實現實時數據的采集和數據的傳輸,這種控制系統不僅硬件平臺組建靈活、重用性好和更具有實時性,便于工程實現;本發明中采用基于小波變換、主元分析和歸一化策略提取故障特征向量,提高了故障的分辨率;通過遺傳算法來優化BP網絡,使優化后的神經網絡能夠較好地克服BP網絡所固有的缺陷,從而達到全局最優;而且結合遺傳BP神經網絡的故障診斷方法,能有效地使故障定位到元件級,提高故障診斷分辨率人。
下面結合附圖對本發明作進一步的說明。
附圖說明
圖1為本發明的結構框圖。
圖2為本發明中基于遺傳BP網絡進行模擬電路故障診斷的流程框圖。
圖3為本發明中函數信號發生器的結構圖。
具體實施方式
參見圖1,本發明包括處理器、存儲器、通信電路、函數信號發生器、多路采樣開關矩陣、時序電路、譯碼電路、A/D轉換器、采樣保持器、差分放大器,所述譯碼電路、時序電路、A/D轉換器、采樣保持器、差分放大器、多路采樣開關矩陣構成采樣電路完成測試信號的采樣,采樣自診斷電路可對測試采樣進行自診斷,通信電路用于處理器與上位機的通信,函數信號發生器在處理器的控制下輸出激勵信號經多路采樣開關矩陣送到被測電路的激勵節點。
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