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[發明專利]交流伺服絕對值編碼器位置反饋脈沖分頻輸出方法及電路有效

專利信息
申請號: 200810018782.6 申請日: 2008-01-24
公開(公告)號: CN101226408A 公開(公告)日: 2008-07-23
發明(設計)人: 王帆;廖富全;王曉偉;移振華 申請(專利權)人: 南京埃斯頓自動控制技術有限公司
主分類號: G05D3/18 分類號: G05D3/18;G05B11/26
代理公司: 南京天翼專利代理有限責任公司 代理人: 湯志武;朱戈勝
地址: 211100江蘇省*** 國省代碼: 江蘇;32
權利要求書: 查看更多 說明書: 查看更多
摘要:
搜索關鍵詞: 交流 伺服 絕對值 編碼器 位置 反饋 脈沖 分頻 輸出 方法 電路
【說明書】:

技術領域

發明屬于伺服控制技術領域,尤其涉及一種交流伺服絕對值編碼器位置反饋脈沖分頻輸出方法及電路。

背景技術

目前,在高精度伺服控制系統中,通常采用高分辨率的絕對值編碼器。對上位控制裝置而言,有時候必需要求交流伺服驅動器輸出位置反饋給上位裝置。對于普通的增量式編碼器而言,由于反饋的是脈沖,所以可以直接送給上位裝置進行計數。但是由于高精度絕對值編碼器通常采用串行通訊的方式進行位置反饋,沒有來自編碼器的直接位置脈沖輸出,而上位裝置一般要求反饋脈沖量給它進行位置反饋計數,所以就存在一個如何按照上位裝置的要求輸出可分頻的編碼器位置脈沖的問題。

發明內容

本發明的目的是解決上述問題,提供一種交流伺服絕對值編碼器位置反饋脈沖分頻輸出方法及電路,實現對絕對值編碼器反饋的位置信號分頻轉換成兩路脈沖輸出,兩路脈沖之間具有一定的相位差,適合在上位裝置實現倍頻計數。

為實現上述目的,本發明采用的技術方案是:

一種交流伺服絕對值編碼器位置反饋脈沖分頻輸出方法,步驟包括:

首先由公式XQM=(XM*XQ)/XS,計算得到一個采樣周期T內期望輸出的脈沖數的最大值XQM;式中,T是上位裝置根據自己的絕對值編碼器采樣周期、XQ是期望的電機每轉輸出脈沖數、XS是絕對值編碼器實際每轉脈沖數、XM是一個采樣周期T內實際最大增量脈沖數(根據電機最高轉速得到的);再由DIV_REG≥XQM,根據XQM得到溢出門限寄存器DIV_REG的最小值;然后由fclk=DIV_REG/T,得到CLK時鐘的頻率fclk;如果上位裝置一個位置采樣周期內期望輸出的脈沖數不大于溢出門限寄存器DIV_REG的值,就可以得到正確的兩路脈沖分頻輸出,即

每來一個CLK脈沖,就對一個采樣周期T內期望輸出的脈沖數DIV_NUM進行一次累加,然后比較累加和寄存器DIV_BUF和DIV_REG的數值,當DIV_BUF≥DIV_REG的數值時,比較器就溢出一次,分頻信號發生器輸出的分頻信號A、B就改變一次狀態,然后從DIV_BUF中減去DIV_REG的數值,余數放在累加和寄存器DIV_BUF中;當時鐘脈沖CLK的個數等于DIV_REG的數值時,比較器溢出次數就等于DIV_NUM的值,A、B信號也發生狀態改變的次數也就等于DIV_NUM的值。

一種實現上述方法的電路,包括累加和寄存器、比較器和分頻脈沖發生器;累加和寄存器的輸入端分別連接時鐘信號CLK、上位裝置一個位置采樣周期內期望輸出的脈沖數DIV_NUM、與CLK相關的溢出門限寄存器DIV_REG以及比較器的輸出結果;累加和寄存器的輸出端連接比較器的一個輸入,比較器的另一個輸入端連接溢出門限寄存器DIV_REG;比較器的輸出端連接分頻脈沖發生器的一個輸入端,分頻脈沖發生器的另一輸入端連接控制輸出脈沖A、B相位超前滯后的方向信號DIV_DIR;分頻脈沖發生器輸出具有一定相位差的A、B兩個脈沖信號。

所述電路以CPLD/FPGA為內核載體,將電路全部構造在該內核中。所述CPLD選用LATTICE公司LCMXO640C。

本發明的工作原理如下:由外圍電路輸入一個時鐘信號CLK(它的頻率與DIV_REG的容量選擇有關,DIV_REG的容量選擇取決于上位裝置一個位置采樣周期內期望輸出的脈沖數的最大值),對DIV_NUM(上位裝置一個位置采樣周期內期望輸出的脈沖數)進行自累加,一旦累加和大于或等于DIV_REG(溢出門限寄存器)中的值,就溢出一次,輸出信號A、B就改變一次,然后從累加和中減去DIV_REG值,余數放在累加和寄存器DIV_BUF中。DIV_DIR信號的作用是控制A、B輸出脈沖的超前滯后關系。

本發明利用可編程邏輯電路實現對絕對值編碼器反饋的位置信號分頻轉換成兩路脈沖輸出,兩路脈沖之間具有一定的相位差,適合在上位裝置實現倍頻計數。該發明適用于帶高分辨率絕對值編碼器的交流伺服驅動器的應用場合,將位置量反饋給上位控制裝置構成閉環控制。

與現有技術相比,本發明的有益效果是,不需要使用通訊方式就可以反饋位置信息給上位裝置,滿足絕大多數通用上位裝置的信號接口,不需要對上位裝置進行額外開發。

附圖說明

圖1是本發明電路的原理框圖。

具體實施方式

下面結合附圖和實施例對本發明作進一步說明。

在本實施例中,CPLD選用LATTICE公司LCMXO640C。

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