[發明專利]交流伺服絕對值編碼器位置反饋脈沖分頻輸出方法及電路

有效

• 申請號: 200810018782.6
• 申請日: 2008-01-24
• 公開（公告）號: CN101226408A
• 公開（公告）日: 2008-07-23
• 發明（設計）人: 王帆;廖富全;王曉偉;移振華
• 申請（專利權）人: 南京埃斯頓自動控制技術有限公司
• 主分類號: G05D3/18
• 分類號: G05D3/18;G05B11/26
• 代理公司: 南京天翼專利代理有限責任公司
• 代理人: 湯志武;朱戈勝

1.一種交流伺服絕對值編碼器位置反饋脈沖分頻輸出方法，其特征是包括步驟：

首先由公式XQM＝(XM*XQ)/XS，計算得到一個采樣周期T內期望輸出的脈沖數的最大值XQM；式中，T是上位裝置根據自己的絕對值編碼器采樣周期、XQ是期望的電機每轉輸出脈沖數、XS是絕對值編碼器實際每轉脈沖數、XM是一個采樣周期T內實際最大增量脈沖數；再由DIV_REG≥XQM，根據XQM得到溢出門限寄存器DIV_REG的最小值；然后由fclk＝DIV_REG/T，得到CLK時鐘的頻率fclk；如果上位裝置一個位置采樣周期內期望輸出的脈沖數不大于溢出門限寄存器DIV_REG的值，就可以得到正確的兩路脈沖分頻輸出，即

每來一個CLK脈沖，就對一個采樣周期T內期望輸出的脈沖數DIV_NUM進行一次累加，然后比較累加和寄存器DIV_BUF和DIV_REG的數值，當DIV_BUF≥DIV_REG的數值時，比較器就溢出一次，分頻信號發生器輸出的分頻信號A、B就改變一次狀態，然后從DIV_BUF中減去DIV_REG的數值，余數放在累加和寄存器DIV_BUF中；當時鐘脈沖CLK的個數等于DIV_REG的數值時，比較器溢出次數就等于DIV_NUM的值，A、B信號也發生狀態改變的次數也就等于DIV_NUM的值。

2.一種實現權利要求1所述方法的電路，其特征是包括累加和寄存器、比較器和分頻脈沖發生器；累加和寄存器的輸入端分別連接時鐘信號CLK、上位裝置一個位置采樣周期內期望輸出的脈沖數DIV_NUM、與CLK相關的溢出門限寄存器DIV_REG以及比較器的輸出結果；累加和寄存器的輸出端連接比較器的一個輸入，比較器的另一個輸入端連接溢出門限寄存器DIV_REG；比較器的輸出端連接分頻脈沖發生器的一個輸入端，分頻脈沖發生器的另一輸入端連接控制輸出脈沖A、B相位超前滯后的方向信號DIV_DIR；分頻脈沖發生器輸出具有一定相位差的A、B兩個脈沖信號。

3.根據權利要求2所述的交流伺服絕對值編碼器位置反饋脈沖分頻輸出電路，其特征是所述電路以CPLD/FPGA為內核載體，將電路全部構造在該內核中。

4.根據權利要求3所述的交流伺服絕對值編碼器位置反饋脈沖分頻輸出電路，其特征是所述CPLD選用LATTICE公司LCMXO640C。