[發明專利]集成電路與放電電路

有效

• 申請號: 200810005440.0
• 申請日: 2008-02-04
• 公開（公告）號: CN101504866A
• 公開（公告）日: 2009-08-12
• 發明（設計）人: 曾德彰;杜君毅;荒川秀貴;山崎恭治
• 申請（專利權）人: 力晶半導體股份有限公司
• 主分類號: G11C16/14
• 分類號: G11C16/14
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明是有關于一種放電電路，特別是有關于一種快閃存儲器的放電電路。?

背景技術

快閃存儲器近年來被大量使用在極大型集成電路(ultra?large?scaleintegration，ULSI)中。快閃存儲器為一種非易失性存儲器(nonvolatilememory)，非易失性存儲器的特性在于，當沒有電源供應時也能夠長久地保持數據，其存儲特性相當于硬碟，而在非易失性存儲器中，由于快閃存儲器又具有高速度、高元件密度、系統中可重新程序化(in-system?reprogramability)...等特性，因此快閃存儲器成為各類可攜帶型數字設備的存儲介質的基礎。一般高速的六晶體管靜態隨機存取存儲器(6T?SRAM)單一存儲器單元需要六個晶體管來完成，而高速的動態隨機存取存儲器(DRAM)也需要四個以上的元件面積，相對地，快閃存儲器只需要單一元件即可代表單一存儲器單元，具有極高的元件密度。此外，由于快閃存儲器使用堆疊式浮動金屬氧化物半導體場效晶體管(stacked-gate?MOSFET)的元件結構，使得快閃存儲器同時具有簡便的工藝技術的特性。因此，快閃存儲器無論是作為可攜帶型數字設備的儲存介質，或是大量數字數據儲存介質等方面都是理想的選擇，尤其是在行動電話的語音處理以及數字個人助理的影音數據等方面的應用更受到青睞。?

快閃存儲器可分成NAND快閃存儲器(NAND?flash)與NOR快閃存儲器(NOR?flash)。NAND快閃存儲器的存儲單元采用串列結構，存儲單元的讀寫是以頁和塊為單位來進行，其中一頁包含若干位組，若干頁則組成儲存塊，NAND快閃存儲器的存儲塊大小為8到32KB，這種結構最大的優點在于存儲器容量可以做得很大，于是超過512MB容量的NAND產品相當普遍，并且NAND快閃存儲器的成本較低，使得NAND快閃存儲器可普遍地被使用。NOR快閃存儲器的存儲單元則采用并列結構，因此NOR快閃存儲器的輸入/輸出埠比NAND快閃存儲器多，于是由于NOR快閃存儲器的平行傳輸模式使得其讀取速度比NAND快閃存儲器快。NAND快閃存儲器目前被廣泛用于移動存儲、數碼相機、MP3播放器、掌上電腦等新興數字設備中。?

圖1是顯示快閃存儲器裝置10的剖面圖，圖中標號P_sub代表基底、標號P_well與LV_P_well代表P阱區、標號N_well代表N阱區，快閃存儲器裝置10包括存儲器單元與選擇晶體管。快閃存儲器裝置10包含許多電壓線，這些電壓線提供電壓用以執行存儲器的操作，其中標號WL為字線，標號BL為耦接于存儲器單元與選擇晶體管之間的位線，標號SL為耦接至存儲器單元的選擇線，標號VPW為耦接至存儲器單元P阱區的阱區電壓線，標號YBL為耦接至選擇晶體管的柵極的電壓線，而標號Virpwr為耦接至選擇晶體管的電壓線。?

圖2是顯示傳統技術中快閃存儲器裝置執行抹除操作時各電壓線的電壓位準圖。從圖2中可看出，在時間區間A時，一外部電壓源(圖1中未示)供應一抹除電壓Verase至電壓線VPW，以提供一高電壓至P阱區，使得被寫入數據的浮動柵(顯示于圖1中的FG)的電子可如圖1中所示的虛線箭頭方向被吸回P阱區，藉此抹除被寫入快閃存儲器裝置10的數據，以上所述的動作即為用以抹除存儲器儲存數據的F-N隧道效應(F-N?tunneling)。而在時間區間A中，選擇線SL、位線BL、以及電壓線YBL與Virpwr皆為浮接(floating)的狀態，因此會被耦合至小于VPW電壓位準的電壓值。例如，如圖中所示，當供應20V的抹除電壓至VPW時，SL、BL、YBL與Virpwr的電壓會被耦合至小于20V的電壓，用以維持快閃存儲器適當地操作。當存儲器中的數據完成抹除后，各電壓線上的電壓在時間區間B開始放電，然而由于存儲器中各元件的放電速度不一致，因此可能會由于殘存電壓不同，使得PN介面會導通，因而產生大電流，導致快閃存儲器元件受損。?

因此，需要一種改良的放電電路，用以適當地控制各電壓線的放電過程，使得各電壓線可同時執行放電，并且達到所需的穩定電壓值。?

發明內容