[發明專利]存儲裝置及其操作方法

無效

• 申請號: 200810002760.0
• 申請日: 2008-01-16
• 公開（公告）號: CN101252021A
• 公開（公告）日: 2008-08-27
• 發明（設計）人: 王鍾鉉;金德柱;樸成勛;梁彰元
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C16/34
• 分類號: G11C16/34;G11C16/10;G11C16/06;G11C29/00
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊林森;楊紅梅

相關申請的交叉引用?

本申請要求2007年2月22日提交的韓國專利申請第10-2007-017924號和2007年9月17日提交的韓國專利申請第10-2007-094134號的優先權，其全部內容通過引用包含于此。?

技術領域

本發明涉及一種存儲裝置的操作方法，尤其涉及一種可以減少用于多電平單元(Multi-Level?Cell，以下稱為“MLC”)的編程校驗次數的存儲裝置和編程校驗方法。?

背景技術

公知的NAND閃速存儲裝置包括存儲單元陣列、行解碼器和頁緩沖器。存儲單元陣列包括由沿行延伸的多個字線和沿列延伸的多個位線交叉的多個單元串。?

連接到串選擇線的行解碼器、字線和共源極線布置在存儲單元陣列的一側，連接到多個位線的頁緩沖器布置在存儲單元陣列的另一側。?

近年來，為了進一步提高閃速存儲器的集成水平，對能夠在一個存儲單元中存儲多個數據位的MLC進行了積極的研究。將這種類型的存儲單元稱為MLC。將被配置成存儲單個位的存儲單元稱為單電平單元(Single?Level?Cell，以下稱為“SLC”)。?

圖1a示出SLC存儲裝置的單元分布。?

參考圖1a，SLC具有兩個單元狀態101和102的分布。在SLC中，擦除單元狀態101主要根據編程操作移動到編程單元狀態102(S110)。SLC需要如圖1a中所示的一個編程操作，并且可以通過使用校驗電壓PV執行一?次校驗來完成校驗操作。?

圖1b示出MLC存儲裝置的單元分布。?

圖1b還示出了能夠存儲2位數據的MLC的單元分布。MLC存儲裝置具有分別代表數據存儲狀態[11]、[10]、[00]和[01]的單元狀態111至114。該單元分布對應于MLC的閾值電壓分布。?

此外，對每個單元進行編程包括執行最低有效位(LSB，LeastSignificant?Bit)編程(S121)以將該單元編程為狀態[10]，最高有效位(MSB，Most?Significant?Bit)編程包括將狀態[10]編程為狀態[00](S131)或者將狀態[11]編程為狀態[01](S132)。?

在編程之后執行校驗。一般來說，單元分布隨著可以存儲的數據位的數目的增加而增加。因此，校驗的次數也增加。?

如上所述，在SLC的情況下，對編程1脈沖執行一次校驗。然而，在如圖1b中所示的能夠存儲2位數據的MLC的情況下，在MSB編程中需要對編程1脈沖執行兩次校驗。以這種方式，3位MLC需要對該編程脈沖執行三次校驗，而4位MLC需要四次校驗。?

從以下式1可以看出，編程時間隨著校驗次數的增加而增加。?

Tpgm=(tPGM+tVfy×NVfy)×Npgm---(1)]]>

其中，T_pgm是總編程時間，t_PGM是編程脈沖時間，t_Vfy是校驗時間，N_Vfy?是每個編程脈沖的校驗次數，N_pgm是施加的編程脈沖的數目。?

如式1中所示，編程時間隨著校驗次數的增加而延長，這影響存儲裝置的效率。?

發明內容

本發明涉及一種可以通過減少包括MLC的存儲裝置的操作中的校驗或讀取時間來節省編程時間的存儲裝置及其操作方法。?