[發明專利]存儲器控制器以及優化存儲器控制器的接合墊序列的方法

有效

• 申請號: 200710305416.4
• 申請日: 2007-12-28
• 公開（公告）號: CN101325085A
• 公開（公告）日: 2008-12-17
• 發明（設計）人: 陳南誠;郭志輝;曾瑞興;李錦智;陳珮珊
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市柳沈律師事務所
• 代理人: 蒲邁文

技術領域

本發明涉及存儲器控制器與其優化的方法，特別是涉及優化存儲器控制器的接合墊序列(pad?sequence)與腳位序列(pinout?sequence)。

背景技術

對大多數的電子產品而言，存儲器都是很重要的，其不只是需要有高存儲器容量，而且也需要有高傳輸速度。存儲器中有一種稱為雙倍數據速度(double?data?rate，DDR)同步動態隨機存取存儲器(synchronous?dynamicrandom?access?memory，SDRAM)，其在時鐘信號的上升沿以及下降沿同時傳輸數據，提供比現有技術中單倍數據速度的SDRAM更高的數據頻寬。

目前，DDR1(也就是DDR第1代)已經漸漸地被DDR2給取代了，雖然DDR2的操作原理大致上跟DDR1一樣，但是，DDR2采用了許多的改進，來提高時鐘信號的頻率。DDR2已經成為存儲器標準與速度中的比較先進的代表之一，其整合了許多較新穎的電路設計與規格，這些都對傳輸速度有所貢獻。譬如說，DDR2需要有芯片上終端電阻(on-die?tremination，ODT)，來減少過多的信號噪聲，而DDR1僅需要電路板上終端電路(on-board?termination)。DDR2跟DDR1采用不一樣的外部電壓，分別是2.5伏特與1.8伏特。DDR2需要離線驅動(off-chip?driver)阻抗校正(impedance?calibration)，但是DDR1則不需要。DDR2采用了四比特(4-bit)的數據預取架構(prefetch)，而DDR1僅僅采用了兩比特(2-bit)的數據預取架構。DDR2的細密球型網數組(fine-pitch?ball?grid?array，FBGA)封裝使得其IC封裝后大小比起采用薄型小尺寸封裝(thin?small?outline?package，TSOP)的DDR1來的更小。

當前，DDR2與DDR1正處于一個電子產品交替換代的階段。盡管DDR2自身功能上比較優秀，而一些對成本很在乎的電子產品可能還是會傾向于采用DDR1，而不是DDR2。為了支持當下發展的需求，針對不同存儲器的設計與規格往往會被組合在單一芯片中，不同的DRAM或是存儲器控制器的研發與供應可快速的趕上市場的需求。因此，通過內連接層置換方式(interconnection?layer?switching)，可編程來支持DDR1與DDR2的單一芯片已經有出現在市場上了。通過置換掩模(mask)的方式，一個DDR1/DDR2混合芯片可使其自己符合DDR1或是DDR2所要求的設計與規格。只是，單單只是符合DDR1或是DDR2的協議所要求的設計與規格，對于DDR1/DDR2混合芯片而言，可能還是不夠的。

發明內容

因此，本發明提供一種存儲器控制器及優化存儲器控制器的接合墊序列的方法，以優化存儲器到存儲器控制器之間的信號路徑，以保證信號品質。

本發明實施例提供的一種存儲器控制器，其設置于單芯片上。該存儲器控制器包含：核心邏輯電路，具有多個輸入/輸出端；多個輸入/輸出元件，每一輸入/輸出元件具有接合墊；以及重排器，耦接于該多個輸入/輸出元件與該多個輸入/輸出端之間，其中，該重排器可被編程，以選擇性地連接該多個輸入/輸出元件至該多個輸入/輸出端，以使得該單芯片可提供并支持至少兩種不同接合墊序列，每一接合墊序列對應至少一存儲器裝置。

該重排器也可以以置換內連接層方式來進行編程。

該重排器也可以包含：多工器，連接于該多個輸入/輸出元件與該多個輸入/輸出端之間；以及緩存器，用以控制該多工器；其中，該重排器通過設定該緩存器來進行編程。

該至少兩種不同接合墊序列也可以分別支持DDR1SDRAM與DDR2SDRAM。

該至少一個存儲器裝置以及該單芯片也可以封裝在多芯片模塊或是疊層芯片封裝中。

也可以是，該多個輸入/輸出端具有多個數據輸入/輸出端，該多個數據輸入/輸出端固定連接到多個相對應的接合墊。