[發(fā)明專利]存儲(chǔ)器控制器以及優(yōu)化存儲(chǔ)器控制器的接合墊序列的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200710305416.4
• 申請(qǐng)日: 2007-12-28
• 公開(kāi)（公告）號(hào): CN101325085A
• 公開(kāi)（公告）日: 2008-12-17
• 發(fā)明（設(shè)計(jì)）人: 陳南誠(chéng);郭志輝;曾瑞興;李錦智;陳珮珊
• 申請(qǐng)（專利權(quán)）人: 聯(lián)發(fā)科技股份有限公司
• 主分類號(hào): G11C7/10
• 分類號(hào): G11C7/10
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 蒲邁文

1.一種存儲(chǔ)器控制器，其設(shè)置于單芯片上，包含：

核心邏輯電路，具有多個(gè)輸入/輸出端；

多個(gè)輸入/輸出元件，每一輸入/輸出元件具有接合墊；以及

重排器，耦接于該多個(gè)輸入/輸出元件與該多個(gè)輸入/輸出端之間，其中，該重排器可被編程，以選擇性地連接該多個(gè)輸入/輸出元件至該多個(gè)輸入/輸出端，以使得該單芯片可提供并支持至少兩種不同接合墊序列，每一接合墊序列對(duì)應(yīng)至少一個(gè)存儲(chǔ)器裝置。

2.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該重排器以置換內(nèi)連接層方式來(lái)進(jìn)行編程。

3.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該重排器包含：

多工器，連接于該多個(gè)輸入/輸出元件與該多個(gè)輸入/輸出端之間；以及

緩存器，用以控制該多工器；

其中，該重排器通過(guò)設(shè)定該緩存器來(lái)進(jìn)行編程。

4.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該至少兩種不同接合墊序列分別支持DDR1?SDRAM與DDR2?SDRAM。

5.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該至少一個(gè)存儲(chǔ)器裝置以及該單芯片封裝在多芯片模塊或是疊層芯片封裝中。

6.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該多個(gè)輸入/輸出端具有多個(gè)數(shù)據(jù)輸入/輸出端，該多個(gè)數(shù)據(jù)輸入/輸出端固定連接到多個(gè)相對(duì)應(yīng)的接合墊。

7.一種優(yōu)化存儲(chǔ)器控制器的接合墊序列的方法，該方法包含：

提供至少兩個(gè)不同的接合墊序列，分別對(duì)應(yīng)至少兩個(gè)不同的存儲(chǔ)器裝置；

將該存儲(chǔ)器控制器設(shè)置于單芯片上，該存儲(chǔ)器控制器包含：

核心邏輯電路，具有多個(gè)輸入/輸出端；

多個(gè)輸入/輸出元件，每一輸入/輸出元件具有接合墊；以及

重排器，耦接于該多個(gè)輸入/輸出元件與該核心邏輯電路之間，其中該重排器可被編程，以選擇性地連接該多個(gè)輸入/輸出元件至該多個(gè)輸入/輸出端；

編程該重排器，以選擇并連接該多個(gè)輸入/輸出元件的一部分至該多個(gè)輸入/輸出端，以使該單芯片支持該至少兩個(gè)不同的接合墊序列。

8.如權(quán)利要求7所述的優(yōu)化存儲(chǔ)器控制器的接合墊序列的方法，其特征在于，以置換內(nèi)連接層方式來(lái)編程該重排器。

9.如權(quán)利要求7所述的優(yōu)化存儲(chǔ)器控制器的接合墊序列的方法，其特征在于，該重排器包含：

多工器，連接于該多個(gè)輸入/輸出元件與該多個(gè)輸入/輸出端之間；以及

寄存器，用以控制該多工器；

其中，該重排器通過(guò)設(shè)定該寄存器來(lái)進(jìn)行編程。

10.如權(quán)利要求7所述的優(yōu)化存儲(chǔ)器控制器的接合墊序列的方法，其特征在于，該至少兩個(gè)不同的存儲(chǔ)器裝置包含有DDR1?SDRAM與DDR2SDRAM。

11.如權(quán)利要求7所述的優(yōu)化存儲(chǔ)器控制器的接合墊序列的方法，其特征在于，還包含有：

將該至少兩個(gè)不同的存儲(chǔ)器裝置中之一與該單芯片封裝在多芯片模塊或是疊層芯片封裝中。