[發(fā)明專利]疊層電容器

有效

• 申請(qǐng)?zhí)枺?/td>: 200710194340.2
• 申請(qǐng)日: 2007-12-14
• 公開（公告）號(hào): CN101206952A
• 公開（公告）日: 2008-06-25
• 發(fā)明（設(shè)計(jì)）人: 富樫正明
• 申請(qǐng)（專利權(quán)）人: TDK株式會(huì)社
• 主分類號(hào): H01G4/30
• 分類號(hào): H01G4/30;H01G4/005;H01G4/232
• 代理公司: 中國(guó)專利代理(香港)有限公司
• 代理人: 曾祥夌;劉宗杰

技術(shù)領(lǐng)域

[0001]

本發(fā)明涉及大幅度降低等效串聯(lián)電感(ESL)的疊層電容器，特別是涉及作為去耦電容器等所使用的疊層電容器。

背景技術(shù)

[0002]

近年，在供給LSI等的集成電路用的電源中，由于越來越向低電壓化發(fā)展，負(fù)荷電流在不斷增大。

[0003]

因而，對(duì)于負(fù)荷電流的急劇變化，將電源電壓的變動(dòng)控制在容許值內(nèi)變得非常困難。因此，如圖2所示，就在電源102上連接被稱為去耦電容器的例如雙端子結(jié)構(gòu)的層疊陶瓷電容器100。而且，在負(fù)荷電流瞬態(tài)變動(dòng)時(shí)，從該層疊陶瓷電容器100向CPU等的LSI104供給電流，做到抑制電源電壓的變動(dòng)。

[0004]

但是，伴隨今天的CPU的工作頻率的更加高頻化，負(fù)荷電流的變動(dòng)變得更高速且更大，圖2所示的層疊陶瓷電容器100自身具有的等效串聯(lián)電感(ESL)已對(duì)電源電壓的變動(dòng)帶來了大的影響。

[0005]

也就是說，在現(xiàn)在的層疊陶瓷電容器100中，由于ESL高，伴隨負(fù)荷電流i的變動(dòng)，與上述一樣，電源電壓V的變動(dòng)很容易增大。

[0006]

這是因?yàn)樨?fù)荷電流瞬態(tài)的電壓變動(dòng)用下式1近似表示，ESL的高低關(guān)系到電源電壓的變動(dòng)的大小。而且，從該式1也可以說ESL的降低關(guān)聯(lián)到將電源電壓穩(wěn)定化。

[0007]

dV＝ESL·di/dt…式1

式中，dV是瞬態(tài)的電壓變動(dòng)(V)，di是電流變動(dòng)量(A)，dt是變動(dòng)時(shí)間(秒)。

[0008]

作為謀求ESL降低的疊層電容器，已知的有特開2004-140183號(hào)公報(bào)所揭示的疊層電容器。特開2004-140183號(hào)公報(bào)所揭示的疊層電容器具有這樣的結(jié)構(gòu)：導(dǎo)體層相對(duì)于基板接地面(電容器中與電路基板相對(duì)的側(cè)面)垂直地設(shè)置。依據(jù)該疊層電容器，可以將ESL降低到250pH以下。但是，隨著CPU工作頻率的進(jìn)一步提高，更加要求ESL的降低。另外，由于最近IC的工作電壓降至1V左右，在電流變動(dòng)di/dt約為1000A/μsec的條件下，必須將超電壓dV設(shè)在±60mV的范圍內(nèi)(IC的工作電壓1V的容許范圍±6％以內(nèi))。由此，要求將ESL降低至60pH以下(∵根據(jù)式1，ESL＝dV/(di/dt)＝60×10^-3/1000/10^-6＝60pH)。

[0009]

作為使ESL降低的疊層電容器，已知的有多端子疊層電容器。在該多端子疊層電容器中，由于增多外部端子電極，可以實(shí)現(xiàn)在一個(gè)導(dǎo)體層中方向不同的電流的流動(dòng)。其結(jié)果，可以再降低ESL。

[0010]

但是，在多端子電容器中，必需準(zhǔn)備多個(gè)導(dǎo)體層的圖形，外部端子電極的數(shù)目增多，存在制造成本增高的問題。

發(fā)明內(nèi)容

[0011]

本發(fā)明是鑒于這樣的實(shí)際情況所作的發(fā)明，其目的在于，提供無需多端子電極，能夠以低制造成本大幅度降低ESL的疊層電容器。

[0012]

為達(dá)到上述目的，本發(fā)明的疊層電容器的特征在于，

設(shè)有：多個(gè)電介質(zhì)層、第1導(dǎo)體層和第2導(dǎo)體層交互層疊而形成的大致長(zhǎng)方體形狀的電介質(zhì)基體；

在上述電介質(zhì)基體的側(cè)面內(nèi)，至少在相對(duì)于上述電介質(zhì)層、第1導(dǎo)體層和第2導(dǎo)體層的層疊方向平行的第1側(cè)面上形成的第1端子電極；以及

與上述第1端子電極分離而形成在第1側(cè)面上的第2端子電極，

上述第1導(dǎo)體層至少含有引出到所述第1側(cè)面、與所述第1端子電極連接的第1引出部，

上述第2導(dǎo)體層至少含有引出到所述第1側(cè)面、與所述第2端子電極連接的第2引出部，

在相對(duì)于上述層疊方向垂直的方向上的上述第1引出部和上述第2引出部之間的距離，設(shè)為“a”，

多個(gè)上述第1導(dǎo)體層和第2導(dǎo)體層中，位于上述層疊方向上上述電介質(zhì)基體的兩端的導(dǎo)體層之間的距離，設(shè)為“b”，

上述第1側(cè)面和上述第1導(dǎo)體層之間的間隙距離或上述第1側(cè)面和上述第2導(dǎo)體層之間的間隙距離，設(shè)為“c”，

上述第1導(dǎo)體層和上述第2導(dǎo)體層的總數(shù)，設(shè)為“n”，則

(a+c)/(b×n)??≤0.035。

[0013]

在本發(fā)明的疊層電容器中，在第1側(cè)面上第1端子電極和第2端子電極已形成時(shí)，將上述第1側(cè)面面對(duì)著電路基板設(shè)置。

[0014]