[發明專利]制造半導體器件的方法以及利用該方法制造的產品

有效

• 申請號: 200710193701.1
• 申請日: 2007-11-22
• 公開（公告）號: CN101188201A
• 公開（公告）日: 2008-05-28
• 發明（設計）人: 林哲也;星正勝;田中秀明;山上滋春
• 申請（專利權）人: 日產自動車株式會社
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/267;H01L29/10
• 代理公司: 北京林達劉知識產權代理事務所
• 代理人: 劉新宇

技術領域

本發明一般涉及一種制造具有與半導體襯底異質鄰接的異質半導體區的半導體器件的方法。

背景技術

日本特開2003-318398公開一種具有與半導體襯底的主表面鄰接而形成的N^-型多晶硅區的半導體器件。該半導體襯底具有N⁺型碳化硅襯底，N^-型碳化硅外延區被形成在所述N⁺型碳化硅襯底上。在該半導體器件中，N^-型碳化硅外延區和N^-型多晶硅區彼此異質鄰接。此外，通過使用柵極絕緣層，在與N^-型碳化硅外延區和N^-型多晶硅區的異質結鄰接的位置形成柵電極。通過在層間電介質中形成的源極接觸孔，將N^-型多晶硅區連接到源電極。在N⁺型碳化硅襯底的其他表面上形成漏電極。

通過在源電極接地，并且對漏電極施加預定正電位時，控制柵電極的電位，來將這樣的半導體器件用作開關。即，當柵電極接地時，對N^-型多晶硅區和N^-型碳化硅外延區的異質結施加反偏壓，使得在漏電極和源電極之間沒有電流流動。然而，當對柵電極施加預定正電壓時，對N^-型多晶硅區和N^-型碳化硅外延區的異質結界面施加柵極電場。由于柵極氧化膜界面的異質結所限定的能量勢壘(ΔEc)的厚度減小，所以電流可以在漏電極與源電極之間流動。此外，該半導體器件將異質結用作用于中斷和導通電流的控制通道。因此，異質勢壘的厚度用作通道的長度，可以獲得具有低阻抗的傳導率。隨著N^-型多晶硅區和N^-型碳化硅外延區的異質結界面中柵極電場強度的升高，阻抗可以降低，柵電極使用柵極絕緣層鄰接到所述異質結界面。

發明內容

在此教導制造半導體器件的方法。一種這樣的半導體器件包括：半導體襯底；異質半導體區，其由帶隙寬度與所述半導體襯底的帶隙寬度不同的半導體材料形成，并且與所述半導體襯底異質鄰接；柵極絕緣層，其接觸所述半導體襯底和所述異質半導體區的異質結；柵電極，其形成在所述柵極絕緣層上；第一電場緩和區，其與接觸所述柵極絕緣層的所述異質結的異質結驅動端間隔開預定距離，并且接觸所述半導體襯底和所述柵極絕緣層；源電極，其接觸所述異質半導體區；以及漏電極，其接觸所述半導體襯底。根據該例子的方法包括：在所述異質半導體區形成第一掩模層；以及，至少使用部分所述第一掩模層來形成所述第一電場緩和區和所述異質結驅動端。

根據本發明的另一方面，一種半導體器件包括：半導體襯底；異質半導體區，其由帶隙寬度與所述半導體襯底的帶隙寬度不同的半導體材料形成，并且與所述半導體襯底異質鄰接；柵極絕緣層，其接觸所述半導體襯底和所述異質半導體區的異質結；柵電極，其形成在所述柵極絕緣層上；第二電場緩和區，其與接觸所述柵極絕緣層的所述異質結的異質結驅動端間隔開預定距離，并且接觸所述半導體襯底和所述異質半導體區；源電極，其接觸所述異質半導體區；以及漏電極，其接觸所述半導體襯底。根據該例子的方法包括：在所述異質半導體區形成第一掩模層；以及，通過至少使用部分所述第一掩模層來形成所述第二電場緩和區和所述異質結驅動端。

附圖說明

在此，參考附圖進行說明，在全部附圖中，相同的附圖標記表示相同的部分，并且其中：

圖1是根據第一示例性實施例構造的半導體器件的剖面圖；

圖2A-2D示出制造圖1的半導體器件的處理；

圖3A-3C示出圖2A-2D的處理之后的處理；

圖4A和4B示出根據第二示例性實施例的制造半導體器件的方法；

圖5A和5B示出根據第三示例性實施例的制造半導體器件的方法；

圖6A-6D示出根據第四示例性實施例的制造半導體器件的方法；

圖7是根據第五示例性實施例構造的半導體器件的剖面圖；

圖8A-8D示出制造圖7的半導體器件的處理；

圖9A-9C示出圖8A-8D的處理之后的處理；

圖10是根據第六示例性實施例構造的半導體器件的剖面圖；

圖11A-11C示出制造圖10的半導體器件的處理；

圖12是根據第七示例性實施例構造的半導體器件的剖面圖；

圖13A-13D示出制造圖12的半導體器件的處理；

圖14A-14C示出圖13A-13D的處理之后的處理；

圖15是根據第八示例性實施例構造的半導體器件的剖面圖；