[發明專利]一種利用CMOS晶體管設計的模擬概率異效門電路

無效

• 申請號: 200710187958.6
• 申請日: 2007-11-19
• 公開（公告）號: CN101404495A
• 公開（公告）日: 2009-04-08
• 發明（設計）人: 楊曙輝
• 申請（專利權）人: 楊曙輝
• 主分類號: H03K19/20
• 分類號: H03K19/20;H03K19/0948;H03M13/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及一種應用于集成電路設計中概率計算電路，特別是一種利用CMOS器件設計 的模擬概率異效門電路。

〔技術領域〕

本發明涉及信號與信息處理及集成電路設計領域。

〔背景技術〕

在數字通信系統中，為了克服信道干擾，一般都采用糾錯碼編解碼器。糾錯碼的解碼從 數學角度看有代數解碼和概率解碼兩種方式。從電路實現形式上看一般都采用數字電路實現 糾錯碼解碼器。數字電路與代數解碼配合得很好，但對于概率解碼用數字電路實現起來比較 復雜。

用模擬電路實現糾錯碼的解碼，其數學基礎是概率解碼算法，動機主要有以下幾方面： 一是隨著通信速率的提高，用數字電路實現的糾錯碼解碼器越來越不能滿足速度的要求，需 要充分利用模擬電路高速的優勢；二是由于通信中特別是移動通信中要求低功耗，需要通過 新型的電路設計減少電路功耗。三是一直以來，我們都知道代數編解碼理論與數字VLSI之間 配合得很好。通用的數字電路(二進制存儲單元和邏輯門)適于有限域的代數運算。然而， 這種配合在類似于維特比解碼中所用的概率解碼技術中卻不合適。事實上，實現高速的維特 比解碼器要比相同比特率的BCH解碼器大相當多的芯片面積。這種情況在Turbo碼和低密度 校驗碼中更加突出。首先，維特比解碼中的最小和算法被和積算法取代，特別是等同于貝葉 斯網絡中的概率傳播，更加不適合于數字電路的實現。其次，解碼有迭代過程(相同的計算 重復多次)，使得要進行很多的操作，用數字電路實現很繁瑣。

因此需要考慮用模擬電路實現概率解碼，關鍵是基于合適的算法和設計相應的單元模擬 電路。和積算法適于用模擬VLSI實現，這種模擬解碼器的一個主要優點是迭代沒有了，解碼 器只是一個異步的電子網絡。

本發明的優點是，基于和積算法設計了一種采用MOS管的模擬概率異效門單元電路，利 用這個單元電路以及其它種類的概率門電路可以構造Turbo碼，卷積格碼，低密度校驗碼等 類似碼的模擬解碼器。

一般而言，模擬電路對器件的偏差敏感，易受噪聲的干擾，受溫度的影響，電路設計復 雜。但如果充分利用晶體管的非線性，通過系統設計，達到整體的精確，而局部或單個器件 的不精確，并不影響整個電路工作的精確性。同時由于是直接把和積算法映射到晶體管電路， 電路本身具有相應的網格結構，便于模塊化設計，減少了模擬概率解碼器的LSI實現的設計 復雜程度，為解碼器的實用化創造了條件。

〔發明內容〕

本發明的內容是：利用MOS晶體管處于亞閾值模式時的特性，設計出用于概率傳播計算 的各種概率門電路。概率異效門與數字電路中的邏輯異效門相對應，邏輯異效門的輸入輸出 是代表邏輯值0或1的電壓信號，概率異效門的是輸入輸出是代表概率值的電流信號。

代數解碼器首先要把接收的解調信號(代表0，1值的實際波形信號，也稱為軟比特信號)， 通過判決電路，判決出是0或1，以電壓形式輸出，稱為硬比特信號，再通過各種數字邏輯 電路，進行解碼。缺點是判決時僅利用采樣點進行判決，存在誤差，解(譯)碼速度慢，功 耗大，且對于需要迭代譯碼時，用數字電路不易實現。

概率譯碼是直接利用接收到的軟比特信號進行通過概率門進行概率計算實現譯碼，譯碼 完成后，再利用判決電路，判決出硬比特信號，提供給后級的數字電路。概率譯碼采用模擬 電路實現，計算時類似于濾波電路，速度快，功耗低，對于迭代計算容易實現，且抗干擾能 力不比相應的數字電路差。

概率異效門可形成固定的模塊，在設計譯碼電路時可像利用邏輯異效門設計數字電路一 樣方便，克服了模擬電路設計煩瑣的弊端。

〔具體實施方式〕

本發明的目的是通過以下技術方案實現的：主要由電流輸入、輸出電路和模擬乘法器電 路等組成。利用輸入、輸出的電流值大小代表輸入、輸出的概率值，通過電路的不同結構形 式實現概率的異效計算。利用CMOS晶體管器件，設計了代表X路、Y路的電流輸入電路，代 表Z路的電流輸出電路，以及利用電流值在概率異效計算的模擬電路。在功能上實現輸出的 概率值是兩路輸入概率值的異效結果。

本發明的優點是：

1.模擬乘法器單元的MOS管工作于亞閾值狀態，電壓和電流之間具有類似于雙極性三 極管的指數特性。實現乘法的電路結構簡單，利用一個MOS管就可實現兩路電流的乘法關系。

2.由于是利用單管實現乘法計算，在芯片設計時，占用的芯片面積小，設計相對簡單， 便于大規模集成電路的實現。