[發明專利]一種FPGA內部延時鎖相環失鎖保護裝置

有效

• 申請號: 200710187360.7
• 申請日: 2007-11-20
• 公開（公告）號: CN101442308A
• 公開（公告）日: 2009-05-27
• 發明（設計）人: 劉延河
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H03K19/177
• 分類號: H03K19/177;H03L7/08
• 代理公司: 北京安信方達知識產權代理有限公司
• 代理人: 龍 洪;霍育棟

技術領域

本發明涉及現場可編程門陣列Field?Programmable?Gates?Array(簡稱FPGA)設計，具體涉及一種FPGA內部延時鎖相環失鎖保護裝置。?

背景技術

現場可編程門陣列FPGA是由用戶編程來實現所需邏輯功能的數字集成電路，它不僅具有設計靈活、性能高、速度快等優勢，而且開發周期短、成本低廉，因此在數字信號處理領域得到廣泛的應用。但是隨著數字系統工作頻率的不斷提高，以及大吞吐量的數據處理，要求數字系統在獲得高的工作頻率下，具有高的可靠性和穩定性。然而時鐘系統將直接影響整個系統的可靠性和穩定性，所以用FPGA設計出高性能的時鐘系統成為數字系統設計的重要課題。?

為了獲得高速穩定的時鐘系統，可以利用FPGA內部豐富的延時鎖相環DLL和鎖相環PLL資源。使用DLL可以對系統輸入時鐘進行整形、分頻、倍頻、移動相位等，還可以和輸入時鐘保持恒定的相位關系，并且對電源噪聲不敏感。因此，只要FPGA內部的DLL能夠可靠穩定工作，就能獲得高性能的時鐘系統。?

如圖1所示，現有的方法對輸入時鐘是這樣處理的：首先將系統輸入時鐘通過FPGA管腳送到全局輸入時鐘資源11，然后輸出到DLL的CLKIN端，在DLL內部經過處理，輸出整形、分頻、倍頻、移相時鐘，再將CLK0經過全局內部時鐘資源13反饋到DLL的CLKFB端，在DLL內部進行鎖相處理，最終使得DLL輸出的時鐘相位和系統輸入時鐘相位關系保持恒定。還要將FPGA的復位信號通過全局輸入資源12連接到DLL的復位端RST端。輸出的整形、分頻、倍頻、移相時鐘再經過內部全局時鐘資源13送到FPGA內部觸發器14的時鐘端，或者從FPGA管腳輸出，提供給其他器件使用。?

現有的方法，有以下兩個問題沒有得到解決：第一，如果系統輸入時鐘受瞬時外界影響，存在較大抖動和偏斜時，就會引起DLL失鎖，并且這種失鎖是不可自動恢復的，那么整個DLL輸出時鐘將會錯亂，導致數字系統無法正常工作。第二，雖然在DLL失鎖狀態下，手工對FPGA進行復位操作，可以讓DLL重新正常工作，進入鎖定狀態，但是對FPGA進行手工復位時，將會復位整個FPGA內部模塊，引起正常工作模塊也跟著復位。?

發明內容

本發明需要解決的技術問題是如何提供一種FPGA內部延時鎖相環DLL失鎖保護裝置，在DLL失鎖能夠自動檢測進行保護復位，進一步避免整個FPGA內部模塊全部跟著DLL復位。?

本發明的上述技術問題這樣解決，提供一種FPGA內部延時鎖相環DLL失鎖保護裝置，包括依次串接在延時鎖相環鎖定指示端LOCKED和復位端RST之間的失鎖檢測模塊和復位控制模塊，所述失鎖檢測模塊用于產生脈寬大于n個系統輸入時鐘周期的延時鎖相環復位信號，所述復位控制模塊還連接接入FPGA復位信號的全局輸入資源，其中：n為大小由FPGA器件決定的正整數。?

按照本發明提供的保護裝置，該保護裝置還包括與所述失鎖檢測模塊連接的保護時鐘，該保護時鐘可以是兩種形式：?

(一)外部保護時鐘，即：位于FPGA外部的保護時鐘；?

(二)內部保護時鐘產生模塊，即：位于FPGA內部保護時鐘產生模塊。?

按照本發明提供的保護裝置，所述保護時鐘工作穩定、并和系統輸入時鐘不同源(比如：系統輸入時鐘和保護時鐘是不同的外部時鐘)，這樣，保護時鐘工作和系統輸入時鐘同時發生錯誤的概率極低。?

按照本發明提供的保護裝置，所述復位端RST是高電平“1”有效，所述復位控制模塊是邏輯或(即：邏輯或門電路)。?

按照本發明提供的保護裝置，所述復位端RST是低電平“0”有效，所述復位控制模塊是邏輯與(即：邏輯與門電路)。?

本發明提供的一種FPGA內部延時鎖相環失鎖保護裝置，在輸入系統時鐘受外界影響導致FPGA內部DLL失鎖的情況下，利用失鎖檢測和DLL復位控制進行自動復位，不需要手動復位，使DLL自動從失鎖狀態恢復并進一步避免了整個FPGA器件全體復位，與現有技術相比，解決了外界環境引起的DLL異常失鎖現象，提高了FPGA內部DLL工作可靠性。?

附圖說明

圖1是現有FPGA內部DLL處理時鐘電路原理示意圖；?

圖2是本發明改進后的FPGA內部DLL處理時鐘電路原理示意圖。?

具體實施方式

下面結合附圖和優選實施例進一步對本發明進行詳細說明：?

首先，說明本發明實施例電路：?