[發(fā)明專利]半導(dǎo)體元件及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200710180919.3
• 申請(qǐng)日: 2007-10-09
• 公開（公告）號(hào): CN101409210A
• 公開（公告）日: 2009-04-15
• 發(fā)明（設(shè)計(jì)）人: 吳奇煌;楊建榮
• 申請(qǐng)（專利權(quán)）人: 南亞科技股份有限公司
• 主分類號(hào): H01L21/00
• 分類號(hào): H01L21/00;H01L21/335;H01L21/8242;H01L29/772;H01L27/108
• 代理公司: 隆天國際知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 陳 晨

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體元件及其制作方法，且特別涉及一種存儲(chǔ)器元件及其制作方法。

背景技術(shù)

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic?random?access?memory，以下簡稱為DRAM)通過存儲(chǔ)單元(memory?cell)內(nèi)電容器的充電(charging)狀態(tài)來儲(chǔ)存數(shù)據(jù)。隨著DRAM體積的縮小，存儲(chǔ)器中存儲(chǔ)單元的面積必須不斷減少，使集成電路中能容納大量存儲(chǔ)單元單元，從而提高DRAM的密度。然而，為儲(chǔ)存足夠的電荷，存儲(chǔ)單元電容的電極板部分必須具有足夠的表面積。因此，借助溝槽電容，在襯底內(nèi)制作溝槽電容儲(chǔ)存區(qū)，以縮減存儲(chǔ)單元所占用的面積。

目前半導(dǎo)體業(yè)界廣泛使用垂直晶體管(vertical?transistor)結(jié)構(gòu)，其優(yōu)點(diǎn)在于可以將柵極的長度維持在一個(gè)可得到低漏電流的適當(dāng)值，不但不會(huì)減小位線電壓，也不會(huì)增加存儲(chǔ)單元的橫向面積。并且，以直接設(shè)置于垂直晶體管下方的深溝槽電容(deep?trench?capacitor)配合上述垂直晶體管，可更進(jìn)一步降低占用存儲(chǔ)單元的面積。

在上述垂直式存儲(chǔ)裝置技術(shù)中，儲(chǔ)存電容設(shè)置于深溝槽的下半部，而存取場效晶體管則設(shè)置于深溝槽的上半部。另外，厚介電層設(shè)置于電容與晶體管之間作為電性絕緣層，其稱作溝槽頂端氧化硅層(trench?top?oxide，TTO)。

當(dāng)元件尺寸不斷縮小時(shí)(例如運(yùn)用溝道長度小于50nm以下的工藝時(shí))，由于溝槽開口太小，一般借助離子注入形成源/漏極的工藝會(huì)產(chǎn)生注入不均的問題，所以業(yè)界亟需一種可以解決上述問題的方法。

發(fā)明內(nèi)容

為了解決上述問題，本發(fā)明提供一種半導(dǎo)體元件的制作方法，包括以下步驟：提供上方具有堆疊層的襯底，其中該堆疊層與該襯底具有溝槽，而該溝槽的底部低于該襯底的表面；進(jìn)行外延工藝，以在該溝槽的側(cè)壁與底部形成外延層，且于該外延層中加入摻雜物；在該外延層的表面順應(yīng)性地沉積氧化層；以及除去部分位于該溝槽的底部的外延層以露出部分襯底，其中位于該溝槽的側(cè)壁的外延層作為晶體管的源極/漏極區(qū)域。

上述半導(dǎo)體元件的制作方法中，該外延工藝可包括氣相外延法或液相外延法。

上述半導(dǎo)體元件的制作方法中，該外延工藝可為現(xiàn)場外延工藝。

上述半導(dǎo)體元件的制作方法中，該外延工藝可包括氫化物氣相外延法、分子束外延法或有機(jī)金屬化學(xué)氣相沉積法。

上述半導(dǎo)體元件的制作方法可在進(jìn)行該外延工藝的步驟前包括去除該溝槽底部與側(cè)壁的原生氧化物層。

上述半導(dǎo)體元件的制作方法中，除去部分位于該溝槽底部的該氧化層和該外延層以露出部分該襯底的方法可包括干蝕刻法或濕蝕刻法。

上述半導(dǎo)體元件的制作方法中，除去部分位于該溝槽底部的該氧化層和該外延層以露出部分該襯底的方法可為反應(yīng)性離子蝕刻法。

上述半導(dǎo)體元件的制作方法中，該襯底可為p型硅襯底。

上述半導(dǎo)體元件的制作方法中，該堆疊層可為介電層。

上述半導(dǎo)體元件的制作方法中，該堆疊層可包括墊氧化物層與氮化物層。

上述半導(dǎo)體元件的制作方法中，位于該開口的側(cè)壁的外延層可作為晶體管的源極/漏極區(qū)域。

上述半導(dǎo)體元件的制作方法中，該氧化層可為四乙氧基硅烷(TEOS)或氧化硅。

本發(fā)明還提供一種半導(dǎo)體元件，包括：具有堆疊層的襯底，該襯底與該堆疊層含有溝槽，該溝槽具有底部和一對(duì)側(cè)壁；外延層，位于該溝槽的側(cè)壁，且位于該堆疊層之下并突出于該堆疊層，其中位于該溝槽的側(cè)壁的外延層作為晶體管的源極/漏極區(qū)域；以及氧化層，位于該外延層的表面。

上述半導(dǎo)體元件中，該氧化層可為四乙氧基硅烷或氧化硅。

上述半導(dǎo)體元件中，該襯底可為p型硅襯底。

本發(fā)明另外提供一種半導(dǎo)體元件，包括：含有堆疊層和溝槽的半導(dǎo)體襯底；位于該溝槽側(cè)壁的外延層；以及位于該外延層表面的氧化層。

本發(fā)明能夠解決源/漏極離子注入不均的問題。

為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施例，并配合附圖進(jìn)行如下詳細(xì)說明。

附圖說明

圖1A至圖1B是顯示一比較例的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的工藝剖面圖。

圖2A～圖2E是顯示本發(fā)明一優(yōu)選實(shí)施例的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的工藝剖面圖。

其中，附圖標(biāo)記說明如下：

100～半導(dǎo)體襯底；

101～墊氧化硅層；

102～氮化硅層；

110～溝槽；

112～原生氧化物層；

114、114a～外延層；

120～氧化層。

具體實(shí)施方式