[發明專利]半導體器件及其制造方法

無效

• 申請號: 200710168005.5
• 申請日: 2007-10-31
• 公開（公告）號: CN101312196A
• 公開（公告）日: 2008-11-26
• 發明（設計）人: 車宣龍
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L23/552;H01L21/8242;H01L21/762
• 代理公司: 北京市柳沈律師事務所
• 代理人: 彭久云

技術領域

本發明關于一種半導體器件及其制造方法，特別是關于一種能確保閾值電壓邊限而增加制造成品率的半導體器件，及其制造方法。

背景技術

隨著半導體器件的高集成性和晶體管的溝道長度減小，導致閾值電壓驟降的短溝道效應。

在此情況下，在先前技術中已揭示多種實現具有各種形狀的凹陷溝道的半導體器件的方法。通過制造一具有一凹陷溝道的半導體器件，可獲得增長的溝道長度。其他好處包括可降低基板的摻雜濃度及改善漏極引發能帶降低(DIBL)的特性。

此后將簡單敘述一習見制造具有一凹陷溝道半導體器件的方法。

在具有包含柵極形成區的有源區和器件隔離區的半導體基板中，界定該有源區的器件隔離結構形成于該器件隔離區中。掩模圖案形成在形成有器件隔離結構的該半導體基板上，以暴露該有源區的柵極形成區。

通過蝕刻經由該掩模圖案而暴露的基板的一部分，在該有源區的柵極形成區界定用于柵極的凹槽。在移除該掩模圖案之后，一柵極絕緣層形成在包含該用于柵極的凹槽的半導體基板的表面上。

柵極導電層和硬掩模層形成于該柵極絕緣層上，以填充該用于柵極的凹槽。經由將該硬掩模層、柵極導電層、及柵極絕緣層圖案化，具有凹陷溝道的柵極形成于該用于柵極的凹槽上及當中。

間隔層形成于該柵極的兩側壁。經由將離子注入該柵極兩側的基板中，形成源極區和漏極區。存儲節點接觸插塞形成于源極區上，位線接觸插塞形成于漏極區上。

此后，通過依序實施一系列習知工藝，即完成具有凹陷溝道的半導體器件。

然而，在上述的習見技術中，由于施加到一存儲節點的電壓影響了與柵極的下部對應的溝道部分，經由一鄰近器件隔離結構，降低閾值電壓。閾值電壓的降低會隨著半導體器件的高度集成而變得更嚴重。因此，使得單元晶體管的閾值電壓邊限減小及制造成品率降低。

發明內容

本發明的具體實施例針對一種能確保閾值電壓邊限的半導體器件，及其制造方法。

本發明的另一具體實施例針對一種可增進制造成品率的半導體器件，及其制造方法。

在一方面，半導體器件可用于防止由于鄰近存儲節點的電壓而導致的柵極的閾值電壓的減少。該半導體器件包括半導體基板，該半導體基板用以界定有源區和器件隔離區，該器件隔離區界定該有源區，該有源區包含柵極區和存儲節點接觸區；器件隔離結構，形成在該半導體基板中以界定該有源區，并且在該器件隔離結構中具有屏蔽層；柵極，形成于該半導體基板的柵極區；及存儲節點接觸插塞，與指定給柵極的摻雜區電耦合；及存儲節點，與該存儲節點接觸插塞電耦合，該存儲節點被構建為與柵極共同運作以存儲信息。

在一方面，揭示一種制造能防止由于鄰近存儲節點的電壓而導致的柵極的閾值電壓降低的半導體器件的方法。該方法包括：設置具有有源區和隔離區的半導體基板，該隔離區界定該有源區；在該隔離區形成器件隔離結構，該器件隔離結構包含屏蔽層和圍繞該屏蔽層的介電層；在該有源區中形成柵極和第一和第二摻雜區，該第一和第二摻雜區系被指定給柵極；及在該有源區中形成存儲節點，該鄰近柵極的存儲節點被構建為與柵極共同運作以存儲信息。

在一方面，能防止由于一鄰近存儲節點的電壓使得凹陷式柵極的閾值電壓降低的半導體器件包括半導體基板，該半導體基板具有包含柵極區和存儲節點接觸區的有源區，并且在柵極區呈現凹陷；在半導體基板中形成的器件隔離結構，用以限定該有源區并且在其中具有屏蔽層；在半導體基板的柵極區形成的凹陷式柵極；及形成為與有源區的存儲節點接觸區連接的存儲節點。

該器件隔離結構包括界定于半導體基板的器件隔離區中的溝槽；第一絕緣層，于該溝槽的底面和側面形成；屏蔽層，于該第一絕緣層上形成；及形成于該屏蔽層上的第二絕緣層，用以填充該溝槽。

第一絕緣層于該溝槽的底面形成。該第一絕緣層包括具有絕佳流動性、由旋涂介電(SOD)層或旋涂式玻璃(SOG)層所構成的層，以及具有絕佳的階梯覆蓋率、由高密度等離子體(HDP)層或原子層沉積(ALD)層構成的層。

該屏蔽層由多晶硅層所構成。

該多晶硅層包括N型多晶硅層。

該屏蔽層設置于器件隔離結構的四分之一到四分之三的深度處。

該屏蔽層的厚度相應于器件隔離結構的厚度的四分之一到二分之一。

該屏蔽層與半導體基板的整個器件隔離區整合連接。

該屏蔽層被從外部施加0伏特(V)的接地電壓。