[發(fā)明專利]互補(bǔ)金屬氧化物半導(dǎo)體結(jié)構(gòu)及其制作方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200710167205.9
• 申請(qǐng)日: 2007-11-01
• 公開（公告）號(hào): CN101188248A
• 公開（公告）日: 2008-05-28
• 發(fā)明（設(shè)計(jì)）人: 朱慧瓏
• 申請(qǐng)（專利權(quán)）人: 國(guó)際商業(yè)機(jī)器公司
• 主分類號(hào): H01L29/423
• 分類號(hào): H01L29/423;H01L27/092;H01L21/8238
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 張波

技術(shù)領(lǐng)域

本發(fā)明總體涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)。更具體地，本發(fā)明涉及具有增強(qiáng)的性能的CMOS結(jié)構(gòu)。

背景技術(shù)

CMOS設(shè)計(jì)與制作的最新進(jìn)展集中于在CMOS結(jié)構(gòu)內(nèi)制作n型場(chǎng)效應(yīng)晶體管(n-FET)和p型場(chǎng)效應(yīng)晶體管(p-FET)時(shí)使用不同的半導(dǎo)體基板晶體學(xué)取向。在本領(lǐng)域中已知特別的晶體學(xué)取向?qū)τ趎-FET器件中的電子或p-FET器件中的空穴提供增強(qiáng)的電荷載流子遷移率。作為具體的實(shí)例，已知使用(100)硅半導(dǎo)體基板作為溝道區(qū)制作的n-FET具有增強(qiáng)的電子遷移率，而已知使用(111)或(110)硅半導(dǎo)體基板作為溝道的p-FET具有增強(qiáng)的空穴遷移率。

雖然使用不同晶體學(xué)取向的半導(dǎo)體基板區(qū)作為n-FET器件和p-FET器件的溝道區(qū)確實(shí)在CMOS結(jié)構(gòu)中提供了性能優(yōu)勢(shì)，但使用不同晶體學(xué)取向的半導(dǎo)體基板區(qū)作為n-FET器件和p-FET器件的溝道在CMOS結(jié)構(gòu)中也不是完全沒有問題。特別是，在CMOS結(jié)構(gòu)中經(jīng)常難于容易地制作不同晶體學(xué)取向的半導(dǎo)體區(qū)。提供不同晶體學(xué)取向的半導(dǎo)體基板區(qū)的常規(guī)方法通常需要使用外延方法以制作至少一個(gè)不同晶體學(xué)取向的半導(dǎo)體基板區(qū)。使用外延方法形成的特別晶體學(xué)取向通常包含缺陷。同樣，外延方法通常是昂貴的。

在半導(dǎo)體制作領(lǐng)域中已知具有增強(qiáng)的性能的CMOS結(jié)構(gòu)及其制作方法。例如，Weber在“A?Novel?Locally?Engineered(111)V-channel?pMOSFETArchitecture?with?Improved?Drivability?Characteristics?for?Low-Standby?power(LSTP)CMOS?Applications，”2005?VLSI?Tech.Symp.Dig.，pp.156-57中教導(dǎo)了一種具體的V形溝道p-FET結(jié)構(gòu)，其可以在CMOS結(jié)構(gòu)內(nèi)與常規(guī)(100)n-FET或(100)p-FET結(jié)構(gòu)整合到一起以提供具有增強(qiáng)性能的CMOS結(jié)構(gòu)。V形溝道p-FET結(jié)構(gòu)可以使用自對(duì)準(zhǔn)犧牲柵極方法來制作。

如本領(lǐng)域的技術(shù)人員所理解的，前述方法對(duì)于較低性能(即，相對(duì)增加的柵極線寬尺度)MOSFET是令人滿意的，但對(duì)于制造較高性能(即，相對(duì)低的柵極線寬尺度)的MOSFET依然是困難的，因?yàn)檫@種方法難于縮小MOSFET的柵極長(zhǎng)度并重建其柵極。

由于CMOS器件和CMOS結(jié)構(gòu)容易制作，容易縮放和固有的性能優(yōu)勢(shì)，它們?cè)诎雽?dǎo)體制作領(lǐng)域必然引起相當(dāng)?shù)某掷m(xù)的興趣。這樣，期望具有多晶體學(xué)取向半導(dǎo)體基板區(qū)的CMOS器件和CMOS結(jié)構(gòu)及制造這種CMOS器件和CMOS結(jié)構(gòu)的方法。

發(fā)明內(nèi)容

本發(fā)明包括CMOS結(jié)構(gòu)及制作該CMOS結(jié)構(gòu)的方法。CMOS結(jié)構(gòu)使用第一有源區(qū)和第二有源區(qū)。第一有源區(qū)是平的并具有第一晶體學(xué)取向；第二有源區(qū)是非平的(topographic)并具有不同于第一晶體學(xué)取向的第二晶體學(xué)取向。第一有源區(qū)和第二有源區(qū)的不同晶體學(xué)取向各自增強(qiáng)了制作于第一有源區(qū)內(nèi)的第一CMOS器件內(nèi)和制作于第二有源區(qū)內(nèi)的第二CMOS器件(與第一CMOS器件的極性不同)內(nèi)的電荷載流子遷移率。本發(fā)明也包括包含使用至少含有一個(gè)V形槽的有源區(qū)制作的半導(dǎo)體器件的半導(dǎo)體結(jié)構(gòu)。

根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)包括包含至少含有一個(gè)V形槽的有源區(qū)的半導(dǎo)體基板。該半導(dǎo)體結(jié)構(gòu)也包括非平行地橫貫至少一個(gè)V形槽的柵電極。

根據(jù)本發(fā)明的CMOS結(jié)構(gòu)包括第一器件，第一器件具有第一極性并位于半導(dǎo)體基板的第一有源區(qū)內(nèi)。在這個(gè)具體的CMOS結(jié)構(gòu)內(nèi)，第一有源區(qū)具有平表面，該平表面具有第一晶體學(xué)取向。根據(jù)本發(fā)明的這個(gè)具體的CMOS結(jié)構(gòu)還包括第二器件，第二器件具有不同于第一極性的第二極性，并位于半導(dǎo)體基板的第二有源區(qū)內(nèi)。在這個(gè)具體的CMOS結(jié)構(gòu)中，第二有源區(qū)具有非平的表面，其具有不同于第一晶體學(xué)取向的第二晶體學(xué)取向且不存在第一晶體學(xué)取向。

根據(jù)本發(fā)明的另一個(gè)CMOS結(jié)構(gòu)包括第一器件，第一器件具有第一極性和位于半導(dǎo)體基板的第一有源區(qū)之上的第一柵電極。在這個(gè)另外的結(jié)構(gòu)中，第一有源區(qū)具有平表面，該平表面具有第一晶體學(xué)取向。這個(gè)另外的CMOS結(jié)構(gòu)還包括第二器件和第二柵電極，第二器件具有不同于第一極性的第二極性且第二柵電極位于半導(dǎo)體基板的第二有源區(qū)之上。在這個(gè)另外的CMOS結(jié)構(gòu)內(nèi)，第二有源區(qū)具有非平的表面，其具有至少一個(gè)不同于且不存在第一晶體學(xué)取向的第二晶體學(xué)取向的V形槽。在這個(gè)另外的CMOS結(jié)構(gòu)中，第二柵極不平行于該至少一個(gè)V形槽。