[發(fā)明專利]環(huán)路壓控振蕩器

有效

• 申請(qǐng)?zhí)枺?/td>: 200710166014.0
• 申請(qǐng)日: 2007-10-31
• 公開（公告）號(hào): CN101425803A
• 公開（公告）日: 2009-05-06
• 發(fā)明（設(shè)計(jì)）人: 許幸
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社;三星半導(dǎo)體(中國)研究開發(fā)有限公司
• 主分類號(hào): H03L7/099
• 分類號(hào): H03L7/099;H03L7/08;H03K3/027;H03K5/13
• 代理公司: 北京銘碩知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 郭鴻禧;韓素云

技術(shù)領(lǐng)域

本發(fā)明涉及一種環(huán)路壓控振蕩器(VCO)，更具體地講，涉及一種具有 低的相位噪聲和提高的輸出線性范圍的環(huán)路VCO。

背景技術(shù)

目前，PLL在SOC中有著十分廣泛的用途，例如時(shí)鐘恢復(fù)(clock recovery)、頻率合成(frequency?synthesis)等。VCO作為PLL的核心模塊， 應(yīng)用時(shí)也有著越來越高的要求。

圖1是示出傳統(tǒng)的基本的環(huán)路VCO的電路的示圖。

參照?qǐng)D1，傳統(tǒng)的基本的環(huán)路VCO的電路包括：由晶體管MP1和MN1 構(gòu)成的電流鏡和5級(jí)電流受控反相器構(gòu)成的奇數(shù)級(jí)的環(huán)路。每級(jí)電流受控反 相器由一個(gè)P型晶體管和一個(gè)N型晶體管構(gòu)成。

Vctrl是環(huán)路VCO的控制電壓，通過Vctrl來調(diào)節(jié)MN1和MP1的電流， 經(jīng)過電流鏡來對(duì)反相器中的負(fù)載電容充放電。改變Vctrl來改變流過反相器的 電流，從而改變單級(jí)反相器的延時(shí)，進(jìn)而改變環(huán)路振蕩器的頻率。Vctrl越大， 充放電電流就越大，延時(shí)就越小，從而輸出頻率就越大。

振蕩器的頻率F_VCO＝1/(2×td×N)，其中td為單級(jí)延時(shí)單元的延時(shí)， N為振蕩器的級(jí)數(shù)。

上述現(xiàn)有技術(shù)的基本電路結(jié)構(gòu)雖然能夠?qū)崿F(xiàn)電壓控制振蕩頻率的功能， 卻存在以下的技術(shù)問題：

1、環(huán)路VCO的輸入范圍較小

受MOS管閾值電壓的限制，Vctrl必須高于一定的值。當(dāng)Vctrl接近電源 電壓時(shí)，受MOS管溝道長(zhǎng)度調(diào)制效應(yīng)的影響，電流鏡電路表現(xiàn)出非線性特性， 于是Vctrl在高壓區(qū)域也受到限制。因此該電路的輸入范圍較小。

2、調(diào)節(jié)線性度較差

目前，隨著器件的工藝尺寸的減小，電源電壓和閾值電壓也隨之降低。 但由于兩者并非成比例變化，使得環(huán)路VCO的增益也會(huì)隨之變化。因此該電 路的調(diào)節(jié)線性度較差。

3、電源電壓敏感度低

在SOC中，有許許多多的數(shù)字電路模塊，這些數(shù)字電路模塊的工作會(huì)對(duì) 電源電壓VDD產(chǎn)生影響。上述的基本電路是單端形式的振蕩器，對(duì)電源噪聲 很敏感，電源噪聲導(dǎo)致了較大的輸出抖動(dòng)(jitter)，相位噪聲差。

CMOS環(huán)路振蕩器因其具有容易集成、調(diào)節(jié)范圍大、版圖面積小、功耗 低等優(yōu)點(diǎn)而被廣泛使用于環(huán)路VCO中，但較差的噪聲性能一直是它的一個(gè)弊 端。因此，需要一種改善了噪聲性能和提高的輸出線性范圍的CMOS環(huán)路振 蕩器電路，以用于PLL中的環(huán)路VCO。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種具有減小的相位噪聲和提高的輸出線性范圍 的環(huán)路VCO。

根據(jù)本發(fā)明的一方面，提供一種環(huán)路VCO，包括：偶數(shù)級(jí)延時(shí)單元，其 中，所述偶數(shù)級(jí)延時(shí)單元中的一級(jí)延時(shí)單元中的普通延時(shí)路徑的同相輸入和 反相輸入分別連接到所述一級(jí)延時(shí)單元的前一級(jí)延時(shí)單元的同相輸出和反相 輸出，其他級(jí)的延時(shí)單元中的普通延時(shí)路徑的同相輸入和反相輸入分別連接 到所述其他級(jí)的延時(shí)單元的前一級(jí)延時(shí)單元的反相輸出和同相輸出；所述偶 數(shù)級(jí)延時(shí)單元中的每級(jí)延時(shí)單元中的負(fù)延時(shí)路徑的輸入連接到所述每級(jí)延時(shí) 單元的前兩級(jí)延時(shí)單元的輸出；所述偶數(shù)級(jí)延時(shí)單元中的每級(jí)延時(shí)單元的控 制電壓輸入端和電源輸入端分別連接到環(huán)路VCO的輸入控制電壓端和直流 電源。

所述環(huán)路VCO還包括NMOS管以及提供恒流源的電流偏置電路，其中， 所述NMOS管的漏極和柵極連接到所述直流電源，源極連接到所述恒流源以 及延時(shí)單元的補(bǔ)償端。