[發(fā)明專利]半導(dǎo)體集成電路

無效

• 申請?zhí)枺?/td>: 200710165724.1
• 申請日: 2007-11-06
• 公開（公告）號: CN101179073A
• 公開（公告）日: 2008-05-14
• 發(fā)明（設(shè)計）人: 永光正知;佐伯貴范
• 申請（專利權(quán)）人: 恩益禧電子股份有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;G06F17/50
• 代理公司: 中原信達(dá)知識產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 孫志湧;陸錦華

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體集成電路(IC)而且，特別地，涉及一種具有多個標(biāo)準(zhǔn)單元的半導(dǎo)體IC。

背景技術(shù)

作為在短時間內(nèi)在半導(dǎo)體襯底上形成IC的布局設(shè)計技術(shù)，標(biāo)準(zhǔn)單元方法學(xué)被廣泛的采用。特別地，將諸如反相器電路、與非電路等小規(guī)模電路登記為單元庫中的標(biāo)準(zhǔn)單元，并且通過連續(xù)的排列標(biāo)準(zhǔn)單元設(shè)計半導(dǎo)體IC。

附帶地，近年來，隨著半導(dǎo)體IC的小型化，MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的柵間隔和柵長正逐步縮小。因此，由于很難在光刻工藝中控制柵長，所以柵長的變化導(dǎo)致MOSFET性能的變化。為了解決這個問題，在日本未審查專利公開No.9-289251中公開了一種半導(dǎo)體IC，其通過在兩個標(biāo)準(zhǔn)單元之間插入偽(dummy)MOSFET以相同的間隔形成具有相同柵長的柵電極。因此，減少了在光刻工藝中柵長的變化。

此外，為減少登記在單元庫中的標(biāo)準(zhǔn)單元的數(shù)目，在日本未審查專利公開No.2005-229061中通過重疊多個已登記的標(biāo)準(zhǔn)單元的擴(kuò)散層產(chǎn)生具有不同驅(qū)動能力的標(biāo)準(zhǔn)單元陣列。

然而，由于需要在每一個標(biāo)準(zhǔn)單元之間插入偽MOSFET，所以在日本未審查專利公開No.9-289251中的發(fā)明與半導(dǎo)體IC的小型化背道而馳。

在IEEE?2005?Custom?Integrated?Circuits?Conference上，Victor?Chan等人在他們的文章“Strain?for?CMOS?performance?Improvement”中報告，MOSFET的ON電流對LOD(擴(kuò)散長度)的變化隨著半導(dǎo)體IC小型化的發(fā)展變得顯著。特別是，LOD越小，ON電流的變化越寬。相反的，如果LOD大于特定值，那么ON電流成為恒定的。因此，即使MOSFET具有相同設(shè)計的ON電流，但是根據(jù)實(shí)際的LOD尺寸ON電流可能不同。在日本未審查專利公開No.9-289251和No.2005-229061中不能解決這個問題。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體IC，其包括在半導(dǎo)體襯底上以第一方向排列的多個標(biāo)準(zhǔn)單元，以及在每個標(biāo)準(zhǔn)單元中的連接至第一電源的第一擴(kuò)散層和連接至第二電源的第二擴(kuò)散層，其中所述第一擴(kuò)散層與相鄰的標(biāo)準(zhǔn)單元的第二擴(kuò)散層整體地形成。

本發(fā)明提供一種半導(dǎo)體IC，其包括具有期望的ON電流和足夠LOD的MOSFET。

附圖說明

參考下面結(jié)合附圖對特定優(yōu)選實(shí)施例的描述，本發(fā)明的上述及其它目標(biāo)、優(yōu)勢以及特性將更加明顯，其中：

圖1是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的標(biāo)準(zhǔn)單元的平面圖；

圖2是對應(yīng)圖1中的標(biāo)準(zhǔn)單元的電路圖；

圖3是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的另一個標(biāo)準(zhǔn)單元的平面圖；

圖4是對應(yīng)圖3中的標(biāo)準(zhǔn)單元的電路圖；

圖5是示出組合了圖1中的標(biāo)準(zhǔn)單元和圖3中的標(biāo)準(zhǔn)單元的電路的平面圖；

圖6是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的另一個標(biāo)準(zhǔn)單元的平面圖；

圖7是對應(yīng)圖6中的標(biāo)準(zhǔn)單元的電路圖；

圖8是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的另一個標(biāo)準(zhǔn)單元的平面圖；

圖9是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的另一個標(biāo)準(zhǔn)單元的平面圖；

圖10是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的設(shè)計過程的流程圖；

圖11是詳細(xì)示出圖10中的布局(layout)驗(yàn)證270的步驟的流程圖；

圖12是示出本發(fā)明的第二實(shí)施例的半導(dǎo)體IC的標(biāo)準(zhǔn)單元的平面圖；

圖13是示出本發(fā)明的第二實(shí)施例的半導(dǎo)體IC的另一個標(biāo)準(zhǔn)單元的平面圖；

圖14是示出本發(fā)明的第二實(shí)施例的半導(dǎo)體IC的另一個標(biāo)準(zhǔn)單元的平面圖；以及

圖15是示出組合圖12至14中的標(biāo)準(zhǔn)單元的電路的平面圖。

具體實(shí)施方式

在此將參考示例性實(shí)施例描述本發(fā)明。本領(lǐng)域的技術(shù)人員將認(rèn)識到采用本發(fā)明的原理可實(shí)現(xiàn)許多替代的實(shí)施例，并且本發(fā)明不限于出于說明目的所示出的實(shí)施例。

第一實(shí)施例

圖1是示出本發(fā)明的第一實(shí)施例的半導(dǎo)體IC的標(biāo)準(zhǔn)單元的平面圖。圖2是對應(yīng)圖1的標(biāo)準(zhǔn)單元的電路圖。

圖1中的標(biāo)準(zhǔn)單元1包括地線101、電源線102、N型擴(kuò)散層103、P型擴(kuò)散層104、多晶硅層105、接觸106以及金屬線107。而且，如圖1所示，標(biāo)準(zhǔn)單元1包括兩個P溝道MOSFET(P1和P2)以及兩個N溝道MOSFET(N1和N2)。這種標(biāo)準(zhǔn)單元1構(gòu)成反相器電路。