[發明專利]半導體器件及其制造方法

無效

• 申請號: 200710164216.1
• 申請日: 2007-09-30
• 公開（公告）號: CN101159261A
• 公開（公告）日: 2008-04-09
• 發明（設計）人: 山野孝治
• 申請（專利權）人: 新光電氣工業株式會社
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L25/18;H01L23/488;H01L23/31;H01L21/50;H01L21/60;H01L21/56
• 代理公司: 北京天昊聯合知識產權代理有限公司
• 代理人: 顧紅霞;張天舒

技術領域

本發明涉及封裝了多個半導體芯片的半導體器件以及制造該半導體器件的方法。

背景技術

關于其中封裝有多個半導體芯片的半導體器件已經提出了多種結構。例如，具有多個層疊在內插器(interposer)上的半導體芯片的半導體器件。

圖1是示意性示出相關技術的芯片層疊型半導體器件10的剖視圖，其中多個半導體芯片進行層疊。參照圖1，在半導體器件10中，半導體芯片12到15層疊在具有多層配線結構的內插器11上，使用由絕緣材料制成的封裝材料16封裝半導體芯片12到15。

下層半導體芯片12通過倒裝結合方法結合到形成于內插器上的多層配線。例如，參見日本未審查的專利文獻：JP-A-2001-94033和JP-A-2002-353402。

然而，芯片層疊型半導體器件經由內插器安裝在例如母板等待連接的物體上。因此在使半導體器件小型化和薄化方面存在問題。例如，內插器11由具有預定厚度的多層配線板形成，并通過所謂的積層法或者PWB處理(一種制造印刷配線板的方法)進行制造。這樣，在使層疊型半導體器件小型化方面存在問題。

從上方看去所得的內插器的面積變得大于半導體芯片的面積。因此，這造成在半導體器件尺寸小型化方面的問題。在相關技術的半導體器件中，層疊為上層的半導體芯片通過配線結合連接到內插器。因此，需要用于配線結合的布線和連接的空間，從而引起半導體器件小型化的問題。

在相關技術的芯片層疊型半導體器件中，難以在半導體器件基本完成之前(在完成封裝之前)測試各個半導體芯片。目前的情況是：在完成封裝之后，進行檢驗無缺陷產品的測試。

因此，即使將要層疊的半導體芯片的一部分(例如一個)是有缺陷的，包括多個半導體芯片在內的整個昂貴的半導體器件也將變為有缺陷的，這樣導致了半導體器件制造良率降低和制造成本增加的問題。

例如，上述JP-A-2001-94033和JP-A-2002-353402公開了不使用內插器層疊和封裝半導體芯片的方法、以及在基板上層疊半導體芯片的方法。

然而，基于這些相關技術方法，尤其難以應對作為下層的半導體芯片(基板)的針腳數量增加。此外，在實質上作為下層的半導體芯片(基板)的結構上遇到了問題(例如，連接部分(例如電極片)的數量增加)。因此，存在半導體器件的結構受到限制的問題。

發明內容

因此，示例性實施例提供了新型的有用的半導體器件和制造該器件的方法。

此外，示例性實施例減小了封裝有多個半導體芯片的半導體器件的尺寸。

根據本發明的第一方面，半導體器件包括：

第一半導體芯片；

多層配線，其在所述第一半導體芯片上形成并且與所述第一半導體芯片連接；

第二半導體芯片，其經由所述多層配線與所述第一半導體芯片連接；

封裝材料，其封裝所述第二半導體芯片；以及

突出插塞，其與所述多層配線連接并且其頂端從所述封裝材料中露出。

根據本發明的第二方面，用于制造半導體器件的方法包括如下步驟：

a)在與形成在基板上的第一半導體芯片對應的區域上形成與所述第一半導體芯片連接的多層配線；

b)形成與所述多層配線連接的突出插塞；

c)連接第二半導體芯片與所述多層配線；以及

d)使用封裝材料封裝所述第二半導體芯片。

根據本發明的第一和第二方面，可以減小封裝有多個半導體芯片的半導體器件的尺寸。

根據本發明的半導體器件，該半導體器件包括：第一半導體芯片；多層配線，其在所述第一半導體芯片上形成并且與所述第一半導體芯片連接；第二半導體芯片，其經由所述多層配線與所述第一半導體芯片連接；封裝材料，其封裝所述第二半導體芯片；以及突出插塞，其與所述多層配線連接并且其頂端從所述封裝材料中露出。

上述構造具有如下特征：該結構不具有安裝半導體器件的多層配線板(所謂的內插器)。在這種情況下，第一半導體芯片和第二半導體芯片層疊，而多層配線夾在兩者之間。此外，第一半導體芯片和第二半導體芯片經由多層配線彼此電連接。

在多層配線上形成如下的突出插塞：其用于將半導體器件與例如母板等待連接的物體連接。該插塞通過多層配線連接到第一半導體芯片和第二半導體芯片。

因此，該半導體器件具有如下特征：其具有封裝多個半導體芯片(第一半導體芯片和第二半導體芯片)的結構，同時可以實現小型化及薄化。此外，因為第一半導體芯片通過多層配線與第二半導體芯片連接，可以增加半導體芯片的針腳數量。