[發(fā)明專利]半導(dǎo)體集成電路的設(shè)計(jì)方法、裝置以及電子裝置

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200710162852.0
• 申請(qǐng)日: 2007-10-16
• 公開(kāi)（公告）號(hào): CN101166028A
• 公開(kāi)（公告）日: 2008-04-23
• 發(fā)明（設(shè)計(jì)）人: 吉本豐;伊藤稔
• 申請(qǐng)（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會(huì)社
• 主分類號(hào): H03K19/0948
• 分類號(hào): H03K19/0948;H01L21/822;G06F17/50
• 代理公司: 北京德琦知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 陸弋;宋志強(qiáng)

1.一種半導(dǎo)體集成電路的設(shè)計(jì)方法，該半導(dǎo)體集成電路包括：高電位電源線和低電位電源線，通過(guò)第1功率控制用晶體管與所述高電位電源線連接的第1虛擬電源線，通過(guò)第2功率控制用晶體管與所述低電位電源線連接的第2虛擬電源線；其特征在于，該方法包括：

第1步驟，對(duì)于各種基本邏輯門，準(zhǔn)備第1邏輯門單元和第1版圖單元以及第2邏輯門單元和第2版圖單元，其中，所述第1邏輯門單元和第1版圖單元中，高電位側(cè)電源端與所述高電位電源線連接，且低電位側(cè)電源端與所述第2虛擬電源線連接，所述第2邏輯門單元和第2版圖單元中，高電位側(cè)電源端與所述第1虛擬電源線連接，且低電位側(cè)電源端與所述低電位電源線連接；

第2步驟，使用表示待設(shè)計(jì)邏輯電路的網(wǎng)表，并假設(shè)處于電源即將斷開(kāi)之前的狀態(tài)來(lái)進(jìn)行邏輯仿真，根據(jù)該仿真結(jié)果，確定構(gòu)成所述邏輯電路的各基本邏輯門的輸出狀態(tài)；

第3步驟，基于所述第2步驟中確定的各基本邏輯門的輸出狀態(tài)，對(duì)于輸出狀態(tài)為“H”的基本邏輯門使用第1邏輯門單元，而對(duì)于輸出狀態(tài)為“L”的基本邏輯門使用第2邏輯門單元，來(lái)變更所述網(wǎng)表；

第4步驟，基于所述第3步驟中變更的網(wǎng)表，對(duì)第1邏輯門單元使用第1版圖單元，同時(shí)，對(duì)第2邏輯門單元使用第2版圖單元，來(lái)生成版圖。

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，在所述第2步驟中，將所述邏輯電路的各輸入固定為“H”或者“L”來(lái)進(jìn)行邏輯仿真。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，

同一種類的基本邏輯門的第1版圖單元和第2版圖單元，其晶體管部分的版圖相同，且，

第1版圖單元中，從高電位側(cè)電源端延伸的擴(kuò)散層或金屬布線通過(guò)導(dǎo)通孔與高電位電源線連接，同時(shí)，從低電位側(cè)電源端延伸的擴(kuò)散層或金屬布線通過(guò)導(dǎo)通孔與第2虛擬電源線連接；

第2版圖單元中，從高電位側(cè)電源端延伸的擴(kuò)散層或金屬布線通過(guò)導(dǎo)通孔與第1虛擬電源線連接，同時(shí)，從低電位側(cè)電源端延伸的擴(kuò)散層或金屬布線通過(guò)導(dǎo)通孔與低電位電源線連接。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，

至少有一個(gè)第1版圖單元包含設(shè)置在第2虛擬電源線和低電位電源線之間的功率控制用晶體管；

至少有一個(gè)第2版圖單元包含設(shè)置在第1虛擬電源線和高電位電源線之間的功率控制用晶體管。

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，

各第1版圖單元和第2版圖單元中，所述高電位電源線和所述第1虛擬電源線重疊配置，且所述低電位電源線和所述第2虛擬電源線重疊配置。

6.一種半導(dǎo)體集成電路的設(shè)計(jì)方法，該半導(dǎo)體集成電路包括：高電位電源線和低電位電源線，通過(guò)第1功率控制用晶體管與所述高電位電源線連接的第1虛擬電源線，通過(guò)第2功率控制用晶體管與所述低電位電源線連接的第2虛擬電源線；其特征在于，該方法包括：

第1步驟，對(duì)于各種基本邏輯門，準(zhǔn)備第1版圖單元和第2版圖單元，其中，所述第1版圖單元中，高電位側(cè)電源端與所述高電位電源線連接，且低電位側(cè)電源端與所述第2虛擬電源線連接，所述第2版圖單元中，高電位側(cè)電源端與所述第1虛擬電源線連接，且低電位側(cè)電源端與所述低電位電源線連接；

第2步驟，使用表示待設(shè)計(jì)邏輯電路的網(wǎng)表，并假設(shè)處于電源即將斷開(kāi)之前的狀態(tài)來(lái)進(jìn)行邏輯仿真，根據(jù)該仿真結(jié)果，確定構(gòu)成所述邏輯電路的各基本邏輯門的輸出狀態(tài)；

第3步驟，基于所述第2步驟中確定的各基本邏輯門的輸出狀態(tài)，對(duì)于輸出狀態(tài)為“H”的基本邏輯門使用第1版圖單元，而對(duì)于輸出狀態(tài)為“L”的基本邏輯門使用第2版圖單元，來(lái)生成版圖。

7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，在所述第2步驟中，將所述邏輯電路的各輸入固定為“H”或者“L”來(lái)進(jìn)行邏輯仿真。