[發明專利]半導體集成電路的設計方法、裝置以及電子裝置

無效

• 申請號: 200710162852.0
• 申請日: 2007-10-16
• 公開（公告）號: CN101166028A
• 公開（公告）日: 2008-04-23
• 發明（設計）人: 吉本豐;伊藤稔
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H03K19/0948
• 分類號: H03K19/0948;H01L21/822;G06F17/50
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 陸弋;宋志強

技術領域

本發明涉及半導體集成電路的設計方法，所述半導體集成電路中含有功率控制用晶體管，能夠實現以降低功耗為目的的功率控制。

背景技術

以往，作為實現半導體集成電路低功耗的方法，使用ZSCCMOS(ZigzagSuper?Cut-off?Complementary?Metal?Oxide?Semiconductor)電路、ZBGMOS(Zigzag?Boosted?Gate?Metal?Oxide?Semiconductor)電路的方法已為人所知。

圖14所示為ZSCCMOS電路的結構。ZSCCMOS電路中作為電源斷開對象的組合電路50中，對于電源即將斷開之前輸出“L”的邏輯門電路，其高電位側電源端與虛擬電源線V_DDV連接，其低電位側電源端與低電位電源線V_SS連接，所述虛擬電源線V_DDV通過功率控制用晶體管MP與高電位電源線V_DD連接；并且，對于電源即將斷開之前輸出“H”的邏輯門電路，其高電位側電源端與高電位電源線V_DD連接，其低電位側電源端與另一虛擬電源線V_SSV連接，所述虛擬電源線V_SSV通過功率控制用晶體管MN與低電位電源線V_SS連接。

通過上述電路結構，可以降低功率控制用晶體管的柵極和漏極耐壓，且可以縮短電源恢復時組合電路50的狀態恢復時間。(參考專利文獻1、非專利文獻1)。

專利文獻1：日本專利特開2005-39334號公報

非專利文獻1：Kyeong-sik?Min等，“Zigzag?Super?Cut-offCMOS(ZSCCMOS)Block?Activation?with?Self-Adaptive?Voltage?LevelController：An?Alternative?to?Clock-Gating?Scheme?in?Leakage?Dominant?Era”，2003?IEEE?International?Solid-State?Circuits?Conference，session?22，TD：Embedded?Technologies，Paper?22.8

專利文獻2：日本專利特開2003-218210號公報

但是，在采用上述低功耗電路技術的半導體集成電路中，存在如下問題。

邏輯設計階段生成的網表不包含電源斷開對象電路中各基本(primitive)邏輯門的高電位側電源端和低電位側電源端各自的連接信息。因此，采用上述低功耗電路技術的半導體集成電路無法使用網表直接進行布圖。

并且，在采用上述低功耗電路技術的半導體集成電路中，即使是同一基本邏輯門，根據電源斷開時輸出狀態是“H”還是“L”，高電位側電源端和低電位側電源端各自的連接對象也不同。所以，在版圖設計時，采用目前普遍使用的版圖單元(layout?cell)和布圖工具(layout?tool)無法自動進行電源端的布線。另外，若要手動(manual)實施電源端的布線，則需要耗費大量的時間，并不現實。

此外，專利文獻2公開了一種版圖設計方法，作為提供多個電源的版圖設計方法，其配置有在結構上對內部電源和干線電源進行了電氣分離的版圖單元，通過布線工序對電源進行選擇性布線。但是，由于該方法需要在布線工序中進行特殊的處理，因而在對象邏輯門數目龐大時，存在需要極多處理時間的問題。

發明內容

有鑒于此，本發明的目的在于提供一種能夠以簡易方法設計ZSCCMOS結構的半導體集成電路的設計方法。

在本發明中，預先準備具有共通功能且電源端接線互不相同的2種單元，在假設電源斷開時進行邏輯仿真，根據其結果選擇單元并生成版圖。

即，第1發明作為半導體集成電路的設計方法，該半導體集成電路包括：高電位電源線和低電位電源線，通過第1功率控制用晶體管與所述高電位電源線連接的第1虛擬電源線，通過第2功率控制用晶體管與所述低電位電源線連接的第2虛擬電源線；該方法包括：

第1步驟，對于各種基本邏輯門，準備第1邏輯門單元和第1版圖單元以及第2邏輯門單元和第2版圖單元，其中，所述第1邏輯門單元和第1版圖單元中，高電位側電源端與所述高電位電源線連接，且低電位側電源端與所述第2虛擬電源線連接，所述第2邏輯門單元和第2版圖單元中，高電位側電源端與所述第1虛擬電源線連接，且低電位側電源端與所述低電位電源線連接；