[發明專利]層疊集成電路及半導體元件

有效

• 申請號: 200710161230.6
• 申請日: 2007-09-25
• 公開（公告）號: CN101335261A
• 公開（公告）日: 2008-12-31
• 發明（設計）人: 邱文智;余振華;吳文進
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L25/065;H01L23/48;H01L23/485;H01L23/488
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 陳晨

技術領域

本發明涉及一種集成電路的制造方法，且特別涉及一種形成于接觸插塞(contact)工藝前的硅直通孔(through?silicon?via；TSV)。

背景技術

一般而言，集成電路的操作速度受到芯片上相互連接的元件間的最遠間隔距離影響。然而，三維(3D)結構的電路布局已顯示出可顯著地降低芯片上元件之間的通信路徑長度(communication?path?length)，原因在于，三維結構電路布局所提供的多個材料層間的垂直距離可遠小于個別材料層的芯片寬度。因此，一般可利用垂直層疊電路層來提高整體芯片的操作速度，其中晶圓接合法(wafer?bonding)為一種用以形成此層疊電路層的方法。

晶圓接合工藝是一種將已形成集成電路的兩個或多個半導體晶圓連接在一起的工藝。一般而言，各晶圓可利用外部氧化層直接接合或借助添加粘著層(adhesive)至層間介電層的方式而連接在一起。上述晶圓接合后，可產生三維層疊結構的晶圓。隨后，將此層疊結構切割成層疊裸片(stacked?die)，且各個獨立的層疊裸片皆具有多層集成電路。除了一般已知3D電路系統(three-dimensional?circuitry)可增加操作速度之外，晶圓層疊結構還提供其他潛在的效益，包括工藝參數(factor)的改善、較低的制造成本(lower?cost)，以及通過系統單芯片解決方案(SOC?solution)可產生更高的集成度。為了將各種元件整合至各個層疊裸片之內，因此，需在各垂直材料層之間提供導線(conductor)，以電性連接各種元件。一般而言，硅直通孔為多個內部已填入導電材料的直通孔(via)，且此TSV完全穿過硅芯片材料層，并與其他的TSV和接合材料層的導線相連。

通常TSV形成于接觸插塞工藝之后，或甚至形成于頂部金屬化工藝(topmetallization?process)之后。例如，在美國專利編號6,642,081的Patti(以下簡稱Patti)的專利和美國專利編號6,871,25的Morrow(以下簡稱Morrow)等人的專利中，已提出此種后工藝(post-process)方法。Patti提出一種在頂部金屬化工藝后形成TSV的方法，而Morrow則提出一種在第一接觸插塞或內連接結構(interconnect?structure)的形成步驟之后，形成TSV的方法。然而，由于蝕刻工藝和設計上的限制，通常會使得上述直通孔的密度較低，此為在接觸插塞或內連接結構的形成步驟之后，形成TSV的缺點。此外，通常蝕穿金屬層的工藝不利于特別致密的TSV。另外，由于上述工藝會蝕穿(etchthrough)金屬層和直通孔區，因此，上述直通孔的設計會受限于已設置的金屬層和接觸插塞區的結構。因此，設計者通常需沿著現有的金屬層和接觸插塞區來設計上述TSV的網狀結構。然而，上述設計上的限制和密度的限制，可能會產生連接、接觸和可靠度的問題。

此外，有限的可利用的熱耗散(thermal?dissipation)是對目前TSV系統及其制造方法的額外的限制。例如，Patti和Morrow所公開的TSV工藝中的TSV結構形成于接觸插塞和金屬化工藝之后。然而，因為接觸插塞和金屬層已設置在適當的位置，所以一般所設計的TSV將會占據晶圓面積。因此，需要有一種能夠解決熱耗散問題的TSV結構。

發明內容

本發明提供一種層疊集成電路，包括：第一半導體裸片，具有前側和后側，且所述第一半導體裸片包含一個或多個元件；一個或多個硅直通孔，穿過襯底和所述第一半導體裸片的前側絕緣層；層間介電層，位于所述第一半導體裸片的前側上，所述層間介電層具有界面和至少一個接觸插塞，其中所述至少一個接觸插塞實體連接所述一個或多個硅直通孔的前側，所述界面位于所述至少一個接觸插塞與所述一個或多個硅直通孔之間；金屬間介電層，位于所述層間介電層上，其中所述金屬間介電層具有至少一個接合墊，所述至少一個接合墊電性連接所述至少一個接觸插塞；第二半導體裸片，位于所述至少一個接合墊上，連接所述第一半導體裸片；金屬層，位于所述第一半導體裸片的所述背面上，其中所述金屬層包括：至少一個背面介電層，位于所述背面之上；以及蝕刻停止層，位于所述至少一個背面介電層其中之一的上方；其中所述金屬層具有至少一個背面接觸墊，所述至少一個背面接觸墊電性連接所述一個或多個硅直通孔的背面。

上述層疊集成電路還可包括：一個或多個導線，位于所述一個或多個硅直通孔與所述一個或多個元件之間。

上述層疊集成電路中，所述至少一個接觸墊可對準相對應的所述一個或多個硅直通孔。