[發明專利]半導體器件的制造方法

無效

• 申請號: 200710151633.2
• 申請日: 2007-09-21
• 公開（公告）號: CN101150071A
• 公開（公告）日: 2008-03-26
• 發明（設計）人: 樸真河
• 申請（專利權）人: 東部高科股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京律誠同業知識產權代理有限公司
• 代理人: 徐金國;梁揮

本申請要求享有2006年9月22日提出的申請號為No.10-2006-0092096的韓國專利申請的優先權，在此結合其全部內容作為參考。

技術領域

本發明涉及一種半導體器件，更確切地說，涉及一種半導體器件的制造方法。

背景技術

半導體技術的各個方面已經集中在提高半導體器件的集成度上(如，獲得更小規模的器件)。在使半導體器件規模縮小的發展中，減小溝道長度是一種十分重要的方式。減小溝道長度會引起一些不良后果，例如短溝道效應。

為了克服或以其它方式抑制短溝道效應，可以選用水平縮小或垂直縮小。水平縮小特別應用于柵極寬度方面，垂直縮小特別應用于柵絕緣厚度方面以及源極/漏極結深度方面。通過水平縮小和垂直縮小，施加的電壓降低，而且半導體襯底的摻雜密度得到提高。尤其是溝道區的摻雜分布(doping?profile)得到了有效控制。

盡管半導體器件尺寸上的縮小是可以執行的，但用于運行電子器件所需必要能量較高。例如，從NMOS晶體管的源極注入的電子在漏極的電勢梯度區域顯著地加速，因此，NMOS晶體管變得易受熱載流子形成的影響。所以，為了克服熱載流子的形成可選用輕摻雜漏極(LDD)結構。

如圖1所示，在具有LDD結構的晶體管中，低濃度n型區104置于溝道102以及高濃度n⁺型源極/漏極106之間。在漏極結附近，低濃度n型區104使較高的漏電壓降低以防止快速電勢梯度，從而抑制熱載流子的形成。

為了在半導體器件中達到高集成度，已提出了很多用于制造具有LDD結構的MOSFET的技術。一種用于在柵極103的側壁上形成間隔子105的LDD的制造方法就是這樣的一種方法。當應用這種方法時(males)，就可以達到溝道長度上的縮小，它的缺點是其引起了電荷遷移率的降低。這種電荷遷移率的降低將引起驅動電流的降低，這將反過來影響半導體器件的工作性能。

發明內容

本發明的各實施方式涉及一種可以提高加在晶體管的溝道的應力以提高電荷遷移率的半導體器件的制造方法。

根據本發明的各項實施方式，一種半導體器件的制造方法包括下述各步驟中的至少一項。在半導體襯底上和/或上方形成晶體管。在晶體管的柵極以及源極/漏極區上和/或上方形成硅化物。從晶體管的間隔子上去除最上面的氧化物膜。在包括柵極的襯底的整個表面上和/或上方形成接觸停止層。

根據本發明的各實施方式，晶體管的形成將包括下述各步驟的至少一項。在半導體襯底上和/或上方形成柵絕緣膜。在柵絕緣膜上和/或上方形成柵極。在柵極兩側的有源區的整個表面上和/或上方形成輕摻雜漏極(LDD)區。在柵極的兩側壁上形成具有氧化物-氮化物-氧化物(ONO)結構的間隔子。在包括間隔子的柵極的兩側的襯底表面上和/或上方形成源極/漏極區。

根據本發明的各實施方式，所述形成間隔子的步驟包括以下各步驟中的至少一項。在包括柵極的襯底的整個表面上和/或上方順續層疊氧化物膜，氮化物膜以及氧化物膜。執行反應離子蝕刻工藝，從而ONO結構就留在柵極的兩側壁上。

根據本發明的各實施方式，ONO結構包括：從襯底的較低表面順續層疊厚度范圍為大約150至200埃的氧化物膜，厚度范圍為大約150至200埃的氮化物膜，以及厚度范圍為大約300到500埃的氧化物膜。

優選地，應用濕刻工藝去除最上面的氧化物膜，濕刻工藝可以選用NH₄F和HF的混合溶液以及HF緩沖液(BHF)中的任意一種執行30到60秒。NH₄F和HF的混合溶液的混合比例為30∶6。

優選地，應用等離子體增強化學氣相沉積(PECVD)法形成接觸停止層。這里，PECVD法可在偏置功率設置為10至20W，SiH₄與NH₃的比例設置為3∶1至5∶1之間的條件下，在300至500℃的溫度上執行30至60秒。更詳細地說，當在半導體襯底上形成NMOS晶體管時，用于PEVCD法的偏置功率將設置為10至12W，SiH₄與NH₃的比例將設置為5∶1，這樣，接觸停止層將具有張應力特性。作為另一種選擇，當在半導體襯底上形成PMOS晶體管時，用于PECVD法的偏置功率將設置為18至20W，SiH₄與NH₃的比例將設置為3∶1，這樣，接觸停止層將具有壓縮應力特性。

優選地，接觸停止層的厚度為300至500埃。

優選地，接觸停止層由氮化物膜形成。