[發明專利]同步半導體存儲器件

無效

• 申請號: 200710147300.2
• 申請日: 2007-09-06
• 公開（公告）號: CN101140792A
• 公開（公告）日: 2008-03-12
• 發明（設計）人: 金賢真;宋鎬永;樸潤植;張星珍
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市柳沈律師事務所
• 代理人: 邵亞麗

相關專利申請的交叉引用

本申請要求于2006年9月6日提交的韓國專利申請No.10-2006-0085882的優先權，通過引用將其主題合并于此。

技術領域

本公開一般涉及半導體存儲器件，并更具體地，本發明涉及同步半導體存儲器件。

背景技術

半導體存儲器件形成了在計算機系統中使用的大多數存儲器。這些存儲器件通常包括作為基本構件塊(building?block)的存儲單元。具體地，將數據輸入到這些存儲單元，并從這些存儲單元輸出數據。計算機系統的操作速度取決于在計算機系統中的存儲器件的速度，這又取決于向這些存儲單元輸入數據以及從其輸出數據的速度。

各種類型的存儲器件存在于當前計算機產業中。例如，這些類型的器件包括動態隨機存取存儲器(DRAM)和同步動態隨機存取存儲器(SDRAM)。SDRAM通常被認為具有比DRAM更高的操作速度。這通常是因為，SDRAM與異步的DRAM不同而具有同步的接口，這意味著它要在對其控制輸入作出響應之前等候時鐘信號。該時鐘用于驅動用管線輸送(pipeline)傳入指令的內部有限狀態機(finite?state?machine)。因為這些指令是用管線輸送的，所以SDRAM可以在完成前一指令之前接收新的指令。

通常，SDRAM使用列地址選通(CAS)等待時間來增加其操作頻率。CAS等待時間指明從將讀取命令施加到同步半導體存儲器件開始直到輸出數據為止的外部時鐘信號的周期數。該同步半導體存儲器件響應于讀取命令而讀取在其中存儲的數據，并在與CAS等待時間對應的時鐘周期數之后輸出數據。例如，當CAS等待時間是2時，數據與在施加讀取命令的外部時鐘周期之后2個周期的外部時鐘信號同步。然后，在與外部時鐘信號同步之后，輸出所述讀取數據。

在同步半導體存儲器件中數據與外部時鐘信號的同步通常涉及等待時間控制電路的使用。具體地，等待時間控制電路生成輸出控制信號，即等待時間信號，從而進行控制以在預定的周期數之后從同步半導體存儲器件輸出數據。換言之，等待時間控制電路執行輸出控制電路的功能。特別地，在施加了讀取命令之后，輸出控制電路根據CAS等待時間而在預定周期數的輸出控制時鐘信號之前提供輸出控制信號。

盡管同步半導體存儲器件的上述操作增加了操作速度，但是其包括各種限制。例如，隨著同步半導體存儲器件的操作頻率增加，內部信號的采樣裕度(margin)(或定時裕度)降低，其中該內部信號諸如為對讀取命令進行解碼的讀取信息信號。此外，所述采樣裕度可由于同步半導體存儲器件中的處理、電壓、和/或溫度變化或抖動而進一步降低。

采樣裕度的這個降低可影響輸出控制電路，使得該輸出控制電路在讀取數據時產生錯誤。結果，包括輸出控制電路的同步半導體存儲器件可能不輸出有效數據。

發明內容

本公開的一方面提供了一種同步半導體存儲器件。該器件包括輸出控制信號發生器，其響應于通過將內部時鐘信號除以n(n為等于或大于2的偶數)獲得的延遲內部時鐘信號、通過延遲該內部時鐘信號獲得的第一和第二采樣信號、通過將內部時鐘信號除以n獲得的第一輸出控制時鐘信號、以及列地址選通(CAS)等待時間信號，而生成與通過延遲讀取信息信號所獲得的信號對應的輸出控制信號。該同步半導體存儲器件還包括數據輸出緩沖器，其通過響應于所述輸出控制信號以及所述第一輸出控制時鐘信號而緩沖內部數據，來輸出數據。

該同步半導體存儲器件還可包括第一控制時鐘信號發生器，其生成該延遲內部時鐘信號。所述第一控制時鐘信號發生器可包括：第一除法器，將內部時鐘信號除以n；以及延遲單元，通過延遲除以n的內部時鐘信號，而生成與所述讀取信息信號同步的延遲內部時鐘信號。