[發明專利]同步半導體存儲器件

無效

• 申請號: 200710147300.2
• 申請日: 2007-09-06
• 公開（公告）號: CN101140792A
• 公開（公告）日: 2008-03-12
• 發明（設計）人: 金賢真;宋鎬永;樸潤植;張星珍
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市柳沈律師事務所
• 代理人: 邵亞麗

1.一種同步半導體存儲器件，包括：

輸出控制信號發生器，其響應于通過將內部時鐘信號除以n(n為等于或大于2的偶數)所獲得的延遲內部時鐘信號、通過延遲該內部時鐘信號獲得的第一采樣時鐘信號和第二采樣時鐘信號、通過將該內部時鐘信號除以n獲得的第一輸出控制時鐘信號、以及列地址選通(CAS)等待時間信號，而生成與通過延遲讀取信息信號所獲得的信號對應的輸出控制信號；以及

數據輸出緩沖器，其通過響應于所述輸出控制信號以及所述第一輸出控制時鐘信號而緩沖內部數據，來輸出數據。

2.根據權利要求1的同步半導體存儲器件，還包括：

第一控制時鐘信號發生器，其生成該延遲內部時鐘信號，其中所述第一控制時鐘信號發生器包括：

第一除法器，將該內部時鐘信號除以n；以及

延遲單元，通過延遲除以n的內部時鐘信號，而生成與所述讀取信息信號同步的延遲內部時鐘信號。

3.根據權利要求2的同步半導體存儲器件，還包括：

第二控制時鐘信號發生器，其生成所述第一采樣時鐘信號和第二采樣時鐘信號，其中該第二控制時鐘信號發生器包括：

延遲鎖定環電路，其生成該第一輸出控制時鐘信號；

復制數據輸出緩沖器，其通過將該第一輸出控制時鐘信號延遲與數據輸出緩沖器輸出數據所花費的時間對應的時間段，而生成第二輸出控制時鐘信號；

復制時鐘緩沖器，其通過將該第二輸出控制時鐘信號延遲與在生成內部時鐘信號的時鐘緩沖器中的延遲時間對應的時間段，而生成第三輸出控制時鐘信號；

第二除法器，其通過將該第三輸出控制時鐘信號除以n而生成第四輸出控制時鐘信號，并將該第四輸出控制時鐘信號提供給延遲鎖定環電路；

采樣信號發生器，其通過延遲該內部時鐘信號而生成預采樣時鐘信號；以及

復制延遲單元，其將預采樣時鐘信號延遲與在延遲單元中的延遲時間對應的時間段，并分別響應于已延遲的預采樣時鐘信號的上升沿和下降沿而生成第一采樣時鐘信號和第二采樣時鐘信號。

4.根據權利要求3的同步半導體存儲器件，其中該輸出控制信號發生器包括：

第一輸入單元，通過響應于該延遲內部時鐘信號的上升沿而采樣所述讀取信息信號，來生成第一讀取信息信號；

第二輸入單元，通過響應于該延遲內部時鐘信號的下降沿而采樣所述讀取信息信號，來生成第二讀取信息信號；

第一采樣單元，響應于所述第一采樣時鐘信號和CAS等待時間信號，而采樣第一讀取信息信號；

第二采樣單元，響應于所述第二采樣時鐘信號和CAS等待時間信號，而采樣第二讀取信息信號；

邏輯單元，對第一采樣單元和第二采樣單元的輸出信號執行或運算；以及

輸出單元，響應于所述第一輸出控制時鐘信號，而輸出邏輯單元的輸出信號作為輸出控制信號。

5.根據權利要求3的同步半導體存儲器件，其中該輸出控制信號發生器包括：

第一輸入單元，通過響應于該延遲內部時鐘信號的上升沿而采樣所述讀取信息信號，來生成第一讀取信息信號；

第二輸入單元，通過響應于該延遲內部時鐘信號的下降沿而采樣所述讀取信息信號，來生成第二讀取信息信號；

第一采樣單元，響應于該第一采樣時鐘信號，而采樣該第一讀取信息信號；

第二采樣單元，響應于該第二采樣時鐘信號，而采樣該第二讀取信息信號；

邏輯單元，對所述第一采樣單元和第二采樣單元的輸出信號執行或運算；以及

輸出單元，響應于所述第一輸出控制時鐘信號和CAS等待時間信號，而輸出邏輯單元的輸出信號作為該輸出控制信號。