[發明專利]導線架中具有多段式匯流條的交錯偏移堆疊封裝結構

有效

• 申請號: 200710143298.1
• 申請日: 2007-08-09
• 公開（公告）號: CN101364593A
• 公開（公告）日: 2009-02-11
• 發明（設計）人: 陳煜仁;沈更新
• 申請（專利權）人: 南茂科技股份有限公司;百慕達南茂科技股份有限公司
• 主分類號: H01L25/00
• 分類號: H01L25/00;H01L25/065;H01L23/488;H01L23/495;H01L23/31
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 周國城

技術領域

本發明涉及一種多芯片交錯偏移堆疊封裝結構，特別是有關于一種具有交錯偏移(zigzag)堆疊構造的多芯片堆疊封裝結構。

背景技術

近年來，半導體的后段制程都在進行三度空間(Three?Dimension；3D)的封裝，以期利用最少的面積來達到相對大的半導體集成度(Integrated)或是內存的容量等。為了能達到此一目的，現階段已發展出使用芯片堆疊(chip?stacked)的方式來達成三度空間(ThreeDimension；3D)的封裝。

在現有技術中，芯片的堆疊方式是將多個芯片相互堆疊于一基板上，然后使用打線的制程(wire?bonding?process)來將多個芯片與基板連接。圖1A是現有的具有相同或是相近芯片尺寸的堆疊型芯片封裝結構的剖面示意圖。如圖1A所示，現有的堆疊型芯片封裝結構包括一電路基板(package?substrate)110、芯片120a、芯片120b、一間隔物(spacer)130、多條導線140與一封裝膠體(encapsulant)150。電路基板110上具有多個焊墊112，且芯片120a與120b上亦分別具有多個焊墊122a與122b，其中焊墊122a與122b是以周圍型態(peripheral?type)排列于芯片120a與120b上。芯片120a是配置于電路基板110上，且芯片120b經由間隔物130而配置于芯片120a的上方。導線140的兩端是經由打線制程而分別連接于焊墊112與122a，以使芯片120a電性連接于電路基板110。而其它部分導線140的兩端亦經由打線制程而分別連接于焊墊112與122b，以使芯片120b電性連接于電路基板110。至于封裝膠體150則配置于電路基板110上，并包覆這些導線140、芯片120a與120b。

由于焊墊122a與122b是以周圍型態排列于芯片120a與120b上，因此芯片120a無法直接承載芯片120b，所以現有技術必須在芯片120a與120b之間配置間隔物130，使得芯片120a與120b之間相距一適當的距離，以利后續的打線制程的進行。然而，間隔物130的使用卻容易造成現有堆疊型芯片封裝結構100的厚度無法進一步地縮減。

另外，現有技術提出另一種具有不同芯片尺寸的堆疊型芯片封裝結構，其剖面示意圖如圖1B所示。請參考圖1B，現有的堆疊型芯片封裝結構10包括一電路基板110、芯片120c、芯片120d、多條導線140與一封裝膠體150。電路基板110上具有多個焊墊112。芯片120c的尺寸是大于芯片120d的尺寸，且芯片120c與120d上亦分別具有多個焊墊122c與122d，其中焊墊122c與122d是以周圍型態(peripheral?type)排列于芯片120c與120d上。芯片120c是配置于電路基板110上，且芯片120d配置于芯片120c的上方。部分導線140的兩端是經由打線制程(wire?bondingprocess)而分別連接于焊墊112與122c，以使芯片120c電性連接于電路基板110。而其它部分導線140的兩端亦經由打線制程而分別連接于焊墊112與122d，以使芯片120d電性連接于電路基板110。至于封裝膠體150則配置于電路基板110上，并包覆這些導線140、芯片120c與120d。

由于芯片120d小于芯片120c，因此當芯片120d配置于芯片120c上時，芯片120d不會覆蓋住芯片120c的焊墊122c。但是當現有技術將多個不同尺寸大小的芯片以上述的方式堆疊出堆疊型芯片封裝結構10時，由于越上層的芯片尺寸必須越小，所以堆疊型芯片封裝結構10有芯片的堆疊數量的限制。