[發明專利]時鐘控制方法及其控制電路

無效

• 申請號: 200710139979.0
• 申請日: 1999-06-14
• 公開（公告）號: CN101106370A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 佐伯貴范
• 申請（專利權）人: 恩益禧電子股份有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13;H03K5/135;G06F1/10
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 關兆輝;陸錦華

本申請是1999年6月14日提交的、申請號為99109037.3、題為 “時鐘控制方法及其控制電路”的申請的分案申請。

本發明涉及時鐘控制方法和時鐘控制電路，特別涉及適用于通過 與系統時鐘同步進行內部電路控制的半導體集成電路裝置的最佳時鐘 信號控制方法及其控制電路。更詳細地說，本發明涉及在時鐘控制中 使用的時序平均化電路的電路，以及在延遲鎖定環(Delayed?Locked Loop)、相位同步環、同步延遲電路等的同步電路中使用時序平均化電 路的時鐘控制電路。

在通過與系統時鐘同步進行內部電路控制的半導體集成電路中， 在每個時鐘周期，通過實施一定的電路工作，來控制整個內部電路。

在這種半導體集成電路中，為了保證包括因系統時鐘的抖動造成 波動時也能工作，因此在時鐘周期中，在實際電路工作中可以使用的 時間應為從時鐘周期中扣除抖動部分的時間。

因此，假定在一個時鐘周期內實施電路工作中所需最小時間為 Tmin，那么如圖16所示，時鐘的最小周期t?Ckmin必須設定為在Tmin 中加上抖動時間Tjitter部分的時間Tmin+Tjitter以上。

此外，在以往通過與系統時鐘同步進行內部電路控制的半導體集 成電路中，為了減小系統時鐘與內部時鐘的延遲時間，同時使時鐘增 倍，而使用了鎖相環(Phase?Locked?Loop：PLL(相位同步環))、延遲鎖 定環(Delayed?Locked?Loop：DLL(延遲同步環))、或同步延遲電路，但 這些時鐘控制電路除了有時會成為時鐘抖動的發生源外，還存在受系 統時鐘抖動的影響使同步時間變長等同步特性劣化的傾向。

再有，在鎖相環(Phase?Locked?Loop：PLL)中，不論怎樣設定，都 有降低抖動的效果。PLL電路由圖21所示的反饋系統電路構成的電壓 控制振蕩電路(VCO)105產生與外部時鐘相等的頻率相位時鐘。此時， 利用相位比較器102、后級的電荷泵103、環形濾波器104，可以抑制 系統時鐘的抖動成分，抑制由VCO105產生的時鐘抖動。再有，電荷 泵103接受來自相位比較器102的輸出(上升、下降信號等)，使其輸出 節點充放電，由此將時鐘及與電壓控制振蕩電路105輸出的相位差部 分相對應的電壓作為環形濾波器104的輸入電壓。

但是，由于PLL電路是反饋電路，所以直至時鐘穩定之前，除需 要幾百個循環至幾千個循環的長周期外，在抖動過大的情況下存在脫 離鎖定狀態的可能性。

另一方面，DLL由圖22所示的反饋系統電路構成的電壓控制延遲 電路115產生與外部時鐘相等的相位時鐘。因此，存在外部時鐘的抖 動仍然通過延遲電路從時鐘驅動器106傳遞給內部電路的問題。

同步延遲電路是這樣一種電路，使用圖23所示的一對延遲電路列 和時鐘路徑的偽延遲電路(偽輸入緩沖器905A和偽時鐘驅動器905B)， 測定與外部時鐘相等的相位時鐘，并使用一對延遲電路列901、902和 偽延遲電路，測定從一個時鐘周期t?CK部分中扣除偽延遲電路的延遲 時間(td1+td2)的延遲量tV，作為在一個延遲電路列901中推進的長度， 而用另一個延遲電路列902再現該延遲，使內部時鐘與外部時鐘同步。

在短時間的同步時間中除去時鐘脈沖相位差的同步延遲電路由于 電路結構簡單，消耗電流少，所以一直用于高速時鐘同步電路。作為 這種同步延遲電路，例如可參照下述文獻。

[1]特開平8-237091號公報。

[2]Jin-Man?Han等人的“256兆比特同步DKAM等所用的變形最 小化技術.”1996?Symp.on?VLSI?Circ.第192-193頁。

[3]Richard?B.Watson等人的“具有對過程及環境變化的絕對延 遲調節的時鐘緩沖芯片.”Proc.of?IEEE?1992?CICC(Custum?Integrated Circuits?Conference)，25.2.

[4]Yoshihiro?OKAJIMA等人的“高速同步接口的數字延遲鎖定 環及設計技術.”IEICE?TRANS.ELECTRON.VOL.E79-C、NO.6?1996 年6月，第798-807頁.