[發明專利]時鐘控制方法及其控制電路

無效

• 申請號: 200710139979.0
• 申請日: 1999-06-14
• 公開（公告）號: CN101106370A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 佐伯貴范
• 申請（專利權）人: 恩益禧電子股份有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13;H03K5/135;G06F1/10
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 關兆輝;陸錦華

1.一種時鐘控制電路，該時鐘控制電路是由輸入的外部時鐘生成 內部時鐘的半導體集成電路裝置的時鐘控制電路，其特征在于，該時 鐘控制電路包括：

(a)延遲鎖定環電路，其至少配有相位差檢測電路、電荷泵、環形 濾波器和以所述環形濾波器的輸出作為控制電壓輸入而使輸入信號的 延遲改變的電壓控制延遲電路，

(b)時序平均化電路，其配有相對于按一時間差輸入的兩個信號， 產生具有按預定比例內分所述兩個信號時間差的時間差信號；

(c)所述電壓控制延遲電路的輸出通過時鐘驅動器作為內部時鐘供 給，

(d)作為輸入給所述相位差檢測電路的信號，將通過輸入緩沖器輸 入的外部時鐘的時鐘信號和使所述內部時鐘通過具有與所述輸入緩沖 器等價延遲時間的偽輸入緩沖器電路的信號提供給所述時序平均化電 路，將所述時序平均化電路的輸出作為輸入信號供給所述電壓控制延 遲電路。

2.如權利要求1所述的時鐘控制電路，其特征在于，在輸入來自 所述輸入緩沖器的外部時鐘和從所述電壓控制延遲電路經所述時鐘驅 動器和偽輸入緩沖器電路供給的內部時鐘信號的所述時序平均化電路 中，作為內分時間差的比例，獲得內分比例，以便所述內部時鐘信號 的時序變大。

3.如權利要求1所述的時鐘控制電路，其特征在于，該時鐘控制 電路具有：

(e)利用所述相位檢測電路的輸出檢測鎖定狀態的鎖定檢測電路， 和

(f)對所述相位差檢測電路供給所述外部時鐘或所述時序平均化電 路輸出的其中之一的切換電路，

(g)時鐘檢測后，所述切換電路將供給所述相位差檢測電路的信號 切換成由所述輸入緩沖器輸入的外部時鐘、所述時序平均化電路產生 的內分所述外部時鐘與所述內部時鐘時間差的信號。

4.一種延遲鎖定環電路，其特征在于，該電路有這樣的結構：

(a)該延遲鎖定環電路至少包括相位差檢測電路，電荷泵，環形濾 波器和以所述環形濾波器的輸出作為輸入使輸入信號的延遲改變的電 壓控制延遲電路，

(b)配有時序平均化電路，相對于按一時間差輸入的兩個信號，產 生具有按預定比例內分所述時間差的時間差信號，

(c)在所述時序平均化電路中，供給輸入給所述相位差檢測電路的 外部時鐘信號和來自所述電壓控制延遲電路的輸出信號，將所述時序 平均化電路的輸出作為輸入信號供給所述電壓控制延遲電路。

5.如權利要求4所述的延遲鎖定環電路，其特征在于，該電路還 有：

(d)鎖定檢測電路，依據所述相位差檢測電路的輸出檢測鎖定狀態，

(e)切換電路，對所述相位差檢測電路供給所述外部時鐘或所述時 序平均化電路輸出的其中一個，

(f)在鎖定檢測后，所述切換電路將供給所述相位差檢測電路的信 號切換成由所述時序平均化電路根據外部時鐘而輸出的信號。

6.一種時鐘控制電路，該電路是依據輸入的外部時鐘生成內部時 鐘的半導體集成電路裝置，其特征在于，該電路包括：

(a)相位同步環電路，至少包括相位差檢測電路，電荷泵，環形濾 波器和電壓控制振蕩電路；

(b)時序平均化電路，相對于按一時間差輸入的兩個信號，產生具 有按預定比例內分所述時間差的時間差信號；

(c)將通過輸入緩沖器輸入的外部時鐘的時鐘信號以及由所述電壓 控制振蕩電路的輸出信號通過時鐘驅動器所輸出的內部時鐘再經過偽 輸入緩沖器后的信號供給所述時序平均化電路，所述偽輸入緩沖器具 有與所述輸入緩沖器相同的延遲時間；

(d)時鐘檢測電路，依據所述相位差檢測電路的輸出檢測時鐘狀態；

(e)切換電路，對所述相位差檢測電路供給所述外部時鐘或所述時 序平均化電路輸出的其中一個；

(f)在時鐘檢測后，所述切換電路將供給所述相位差檢測電路的信 號切換成由所述外部時鐘、所述時序平均化電路輸出的信號。