[發明專利]晶體管開關的布局方案和方法、半導體器件和方法

無效

• 申請號: 200710138603.8
• 申請日: 2007-07-24
• 公開（公告）號: CN101114829A
• 公開（公告）日: 2008-01-30
• 發明（設計）人: 金光日;蔡炅國
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03K17/72
• 分類號: H03K17/72
• 代理公司: 北京市柳沈律師事務所
• 代理人: 邵亞麗;邸萬奎

技術領域

本申請要求2006年7月24日向韓國知識產權局提交的韓國專利申請第10-2006-0068957號的優先權，通過引用而在這里合并其全部內容。

示例實施例涉及功率選通(gating)晶體管開關的布局方案、功率選通晶體管開關的布局方法、包括該功率選通晶體管開關的半導體器件、和半導體器件的功率選通方法。而且，示例實施例涉及這樣的功率選通晶體管開關的布局方案、功率選通晶體管開關的布局方法、包括該功率選通晶體管開關的半導體器件、和半導體器件的功率選通方法，其中可利用多晶硅(poly)電阻器而順序施加和/或阻止(blocked)電源電壓和/或地電壓到邏輯電路，而不需要一個或多個分離器件。

背景技術

移動裝置的重要問題在于低功耗。所以，正在開發各種低功率方法。其中一種方法是功率選通。

功率選通在邏輯電路的激活模式下，導通功率選通晶體管開關的電力，以將電源電壓(或地電壓)施加到包括具有相對低的閾值電壓的多個晶體器的邏輯電路，以便增加該邏輯電路的工作速度，并且功率選通在睡眠模式下，關斷功率選通晶體管開關的電力，以阻止將電源電壓(或地電壓)施加到邏輯電路，以便降低該邏輯電路的泄漏電流。

為此，具有相對高閾值電壓的金屬氧化物半導體(MOS)晶體管串聯連接在電源電壓(或地電壓)和邏輯電路之間。功率選通對于降低便攜式大規模集成(LSI)芯片的功耗是非常有用的，該便攜式大規模集成芯片停留在激活模式中的時間大大長于停留在睡眠模式中的時間。

圖1是現有技術功率選通晶體管開關10的一部分的電路圖。參考圖1，該現有技術功率選通晶體管開關10包括串聯連接在電源電壓VDD和虛擬電源電壓VDDV之間的PMOS晶體管P1、P2、P3和P4。將該虛擬電源電壓VDDV施加到執行預定邏輯運算的邏輯電路(未示出)。

功率選通晶體管開關10可根據其位置而包括NMOS晶體管(未示出)。在該情況下，NMOS晶體管(未示出)串聯連接在地電壓(未示出)和虛擬地電壓(未示出)之間。

在激活模式中，即當將電源電壓VDD施加到邏輯電路(未示出)時，由邏輯低L的功率選通使能信號PG_EN導通PMOS晶體管P1、P2、P3和P4。功率選通使能信號PG_EN指明半導體器件處于激活模式還是睡眠模式。導通的PMOS晶體管P1、P2、P3和P4允許虛擬電源電壓VDDV連接到電源電壓VDD。

在該情況下，由于邏輯電路(未示出)包括低閾值電壓器件，所以邏輯電路可執行高性能運算。泄漏電流量不比動態電流量大很多，由此降低了由泄漏電流引起的功耗。

其間，在睡眠模式中，由邏輯高H的功率選通使能信號PG_EN關斷PMOS晶體管P1、P2、P3和P4，從而不向邏輯電路(未示出)供應電力。

然而，功率選通晶體管開關10的PMOS晶體管P1、P2、P3和P4同時導通或關斷，這引起開關噪聲。該開關噪聲可導致邏輯電路(未示出)的故障。

圖2是另一現有技術功率選通晶體管開關20的一部分的電路圖。參考圖2，該功率選通晶體管開關20包括控制器件，以便順序導通或關斷PMOS晶體管P1、P2、P3和P4。功率選通晶體管開關20還包括延遲緩沖器。

功率選通晶體管開關20利用延遲緩沖器而順序導通或關斷PMOS晶體管P1、P2、P3和P4，由此降低或去除在圖1的功率選通晶體管開關10中發生的開關噪聲。然而，功率選通晶體管開關20需要延遲緩沖器和用于控制所述延遲緩沖器的算法。

例如，功率選通晶體管開關20涉及芯片面積和/或控制復雜性的增加。

發明內容

示例實施例可提供這樣的功率選通晶體管開關的布局方案、功率選通晶體管開關的布局方法、包括該功率選通晶體管開關的半導體器件、和半導體器件的功率選通方法，其中可順序導通和/或關斷電源電壓和/或地電壓，而不需要一個或多個分離器件。