[發(fā)明專利]以導(dǎo)線架形成陣列的封裝結(jié)構(gòu)

無效

• 申請?zhí)枺?/td>: 200710129669.0
• 申請日: 2007-08-14
• 公開（公告）號: CN101369567A
• 公開（公告）日: 2009-02-18
• 發(fā)明（設(shè)計）人: 陳煜仁
• 申請（專利權(quán)）人: 南茂科技股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L23/495;H01L23/31;H01L21/50;H01L21/60;H01L21/56
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 梁愛榮

技術(shù)領(lǐng)域

本發(fā)明主要是披露一種封裝結(jié)構(gòu)，更特別地是披露一種以導(dǎo)線架形成陣列的封裝結(jié)構(gòu)。

背景技術(shù)

近年來，由于3C產(chǎn)品的盛行，因此要求半導(dǎo)體元件的尺寸必須進一步的縮小。為此，近期的半導(dǎo)體的后段制大都使用晶片級的芯片尺寸封裝技術(shù)(WAFER?LEVEL?CHIP?SCALE?PACKAGE；WL-CSP)來達成縮小封裝尺寸的需求。例如，第7129581號美國專利即披露一種使用重配置層(RE-DISTRIBUTION?LAYER)來形成球陣列(BGA)的封裝結(jié)構(gòu)，如圖7所示。很明顯地，當使用到晶片級的封裝制造工藝時，就必須在完成所有封裝制造工藝以及切割后，方能進行GOOD-DIE的測試，若當晶片制造過程中有瑕疵時，則可能會浪費非常多的封裝成本；同時，重配置層的制造是一種高成本與費時的技術(shù)，往往對單芯片的封裝而言，是不符合經(jīng)濟效益的。

發(fā)明內(nèi)容

鑒于發(fā)明背景中，所述的單芯片封裝方式的缺點及問題，本發(fā)明的主要目的在于提供一種以導(dǎo)線架形成陣列的封裝結(jié)構(gòu)，從而將多個導(dǎo)電元件以陣列設(shè)置的方式，設(shè)置在導(dǎo)線架上。

本發(fā)明的主要目的在提供一種以導(dǎo)線架形成陣列的封裝結(jié)構(gòu)，從而將多個導(dǎo)電元件以陣列設(shè)置的方法，以縮小封裝體積及降低制造工藝成本。

據(jù)此，本發(fā)明主要提供一種以導(dǎo)線架形成陣列的封裝結(jié)構(gòu)。其結(jié)構(gòu)包含：導(dǎo)線架，是由多個較短的引腳以及多個較長的引腳所組成，并通過多個較短的引腳以及多個較長的引腳構(gòu)成第一表面及第二表面；通過粘著層將芯片的背面固接于導(dǎo)線架的第一表面，且芯片的主動面上的側(cè)邊附近設(shè)置有多個金屬焊墊；多條金屬導(dǎo)線，用以電性連接芯片上的多個金屬焊墊與導(dǎo)線架的多個引腳；封膠材料，是用以包覆芯片、多條金屬導(dǎo)線、導(dǎo)線架的第一表面及第二表面，并暴露第二表面上的部份金屬；及多個導(dǎo)電元件，是與暴露的部份金屬電性連接，從而在導(dǎo)線架的第二表面上形成陣列設(shè)置的封裝結(jié)構(gòu)。

本發(fā)明還提供一種以導(dǎo)線架形成陣列的封裝結(jié)構(gòu)的方法，包含：提供由多個較短的引腳以及多個較長的引腳所組成的導(dǎo)線架，并且多個較短的引腳以及多個較長的引腳構(gòu)成導(dǎo)線架的第一表面及第二表面；利用粘著層將芯片的背面固接在導(dǎo)線架的第一表面，且芯片的主動面的側(cè)邊附近具有多個金屬焊墊；形成多條金屬導(dǎo)線于多個金屬焊墊及多個引腳上，用以電性連接芯片上的主動面上的多個金屬焊墊及導(dǎo)線架的多個引腳；接著，利用封膠材料包覆芯片、金屬導(dǎo)線及導(dǎo)線架的第一表面及部份第二表面；接著，使用移除制造工藝移除第二表面的部份封膠材料，以暴露出第二表面的引腳上的部份金屬；及形成多個導(dǎo)電元件于多個引腳的暴露的金屬部份，以使得多個導(dǎo)電元件與引腳相互電性連接，從而可以在導(dǎo)線架的第二表面上形成以陣列設(shè)置的封裝結(jié)構(gòu)。

有關(guān)本發(fā)明的特征與實施方式，茲配合附圖作最佳實施例詳細說明如下。(為使對本發(fā)明的目的、構(gòu)造、特征、及其功能有進一步的了解，茲配合實施例詳細說明如下。)

附圖說明

圖1是根據(jù)本發(fā)明所披露的技術(shù)，具有相互交錯排列的多個較長的引腳及多個較短的引腳的導(dǎo)線架的俯視圖；

圖2是根據(jù)本發(fā)明所披露的技術(shù)，具有多個相互交錯排列的長度不同的多個引腳的導(dǎo)線架的俯視圖；

圖3A是根據(jù)本發(fā)明所披露的技術(shù)，是表示具有以2xn設(shè)置的導(dǎo)電元件設(shè)置于導(dǎo)線架上的封裝結(jié)構(gòu)的剖面圖；

圖3B是根據(jù)本發(fā)明所披露的技術(shù)，于相互交錯排列的多個較長的引腳及多個較短的引腳上，設(shè)置多個導(dǎo)電元件的俯視圖；

圖4A是根據(jù)本發(fā)明所披露的技術(shù)，是表示具有以4xn設(shè)置的多個導(dǎo)電元件設(shè)置于導(dǎo)線架上的封裝結(jié)構(gòu)的剖面圖；

圖4B是根據(jù)本發(fā)明所披露的技術(shù)，是表示于相互交錯排列的多個較長的引腳及多個較短的引腳上，設(shè)置多個導(dǎo)電元件的俯視圖；

圖5A是根據(jù)本發(fā)明所披露的技術(shù)，表示以雙邊打線、且具有以4xn設(shè)置的多個導(dǎo)電元件設(shè)置于導(dǎo)線架上的封裝結(jié)構(gòu)的剖面圖；

圖5B是根據(jù)本發(fā)明所披露的技術(shù)，表示于相互交錯排列的多個較長的引腳及多個較短的引腳上，設(shè)置多個導(dǎo)電元件的俯視圖；及

圖6是根據(jù)本發(fā)明所披露的技術(shù)的制造工藝流程圖。

圖7是現(xiàn)有技術(shù)第7129581號美國專利的封裝結(jié)構(gòu)示意圖。

主要元件標記說明

10????????????導(dǎo)線架

101???????????多個第一引腳??????????102?????????多個第二引腳

1011??????????第一表面??????????????1012????????第二表面