[發(fā)明專利]非易失性存儲(chǔ)器單元集成電路及其制造方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200710127894.0
• 申請(qǐng)日: 2007-07-10
• 公開(kāi)（公告）號(hào): CN101106136A
• 公開(kāi)（公告）日: 2008-01-16
• 發(fā)明（設(shè)計(jì)）人: 廖意瑛
• 申請(qǐng)（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號(hào): H01L27/115
• 分類號(hào): H01L27/115;H01L29/792;H01L29/06;H01L29/423;H01L21/8247;H01L21/336;H01L21/28
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 陶鳳波

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于非易失性存儲(chǔ)器單元集成電路及其制造方法，且特別是有關(guān)于具有一變化溝道區(qū)介面的非易失性存儲(chǔ)器單元集成電路，變化溝道區(qū)介面例如是一舉升的源極與漏極或一凹入溝道區(qū)。

背景技術(shù)

稱為EEPROM與快閃存儲(chǔ)器的電荷儲(chǔ)存結(jié)構(gòu)的電性可程式化與可抹除非易失性存儲(chǔ)器技術(shù)，被使用于各種的現(xiàn)代化應(yīng)用。多個(gè)存儲(chǔ)器單元結(jié)構(gòu)為EEPROM與快閃存儲(chǔ)器所使用。當(dāng)集成電路之尺寸縮小時(shí)，基于電荷捕捉介電層的存儲(chǔ)器單元結(jié)構(gòu)的重要性系逐漸興起，此乃因?yàn)榭烧{(diào)尺寸的能力與工藝簡(jiǎn)化的緣故。基于電荷捕捉介電層的存儲(chǔ)器單元結(jié)構(gòu)包含以譬如工業(yè)名稱PHINES，SONOS或NROM的結(jié)構(gòu)。這些存儲(chǔ)器單元結(jié)構(gòu)藉由在一電荷捕捉介電層(例如氮化硅)中捕捉電荷來(lái)儲(chǔ)存數(shù)據(jù)。當(dāng)負(fù)電荷被捕捉時(shí)，存儲(chǔ)器單元的臨限電壓會(huì)增加。存儲(chǔ)器單元的臨限電壓藉由從電荷捕捉層移除負(fù)電荷而減少。

習(xí)知之非揮發(fā)性氮化物單元結(jié)構(gòu)是平面的，以使氧化物-氮化物-氧化物(ONO)結(jié)構(gòu)形成于基板的表面上。然而，這種平面的結(jié)構(gòu)具有微縮尺寸的能力不佳、程式化及抹除操作功率高，以及高片狀電阻值的性質(zhì)。這種結(jié)構(gòu)說(shuō)明于YEH，C.C.等人，″PHINES：A?Novel?Low?Power?Program/Erase，SmallPitch，2-Bit?per?Cell?Flash?Memory?PHINES″(嶄新的低功率程式化/抹除、小間隔、單記憶胞雙位元的快閃存儲(chǔ)器)，電子裝置會(huì)議，2002年，IEDM′02.Digest.International，8-11，2002年12月，頁(yè)數(shù)：931-934。

因此，需要修改此習(xí)知的非易失性氮化物單元結(jié)構(gòu)的平面結(jié)構(gòu)，以處理上述一個(gè)或多個(gè)缺點(diǎn)。

發(fā)明內(nèi)容

本發(fā)明有關(guān)于一種具有變化溝道區(qū)介面的非易失性存儲(chǔ)器陣列。

根據(jù)本發(fā)明的一第一方面，提出一種非易失性存儲(chǔ)器單元集成電路，其包含一非易失性存儲(chǔ)器陣列。

非易失性存儲(chǔ)器陣列包含多行，各行包含排列成一串列的多個(gè)非易失性存儲(chǔ)器單元。在此串列中的此等非易失性存儲(chǔ)器單元的一子集合經(jīng)由在此串列中的其他非易失性存儲(chǔ)器單元而電連接至一位線。此狀況的一例子為NAND配置。

各非易失性存儲(chǔ)器單元包含一電荷儲(chǔ)存結(jié)構(gòu)，源極區(qū)與漏極區(qū)以及一個(gè)或多個(gè)介電結(jié)構(gòu)。電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存電荷以控制由非易失性存儲(chǔ)器單元集成電路儲(chǔ)存的一邏輯狀態(tài)。于各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存一個(gè)位元或多重位元。于各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)的材料為一電荷捕捉結(jié)構(gòu)或一納米晶體結(jié)構(gòu)。源極區(qū)與漏極區(qū)由一溝道區(qū)分離，溝道區(qū)為經(jīng)歷反轉(zhuǎn)以電連接源極區(qū)與漏極區(qū)的電路的一部分。在缺乏電場(chǎng)以克服介電結(jié)構(gòu)的情況下，介電結(jié)構(gòu)電性隔離部分的電路。介電結(jié)構(gòu)至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與溝道區(qū)之間，且至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與一柵極電壓源之間。

對(duì)于此陣列的每個(gè)非易失性存儲(chǔ)器單元，一介面分離一個(gè)或多個(gè)介電結(jié)構(gòu)的一部分與溝道區(qū)。此介面的一第一端結(jié)束于源極區(qū)的中間部分，且此介面的一第二端結(jié)束于漏極區(qū)的中間部分。為了實(shí)施此介面，在一實(shí)施例中的此溝道區(qū)凹入至非易失性存儲(chǔ)器單元集成電路的一基板。

某些實(shí)施例包含一柵極長(zhǎng)度調(diào)整介電材料層，其至少部分位于一基板與介電結(jié)構(gòu)之間。

根據(jù)本發(fā)明的一第二方面，提出一種非易失性存儲(chǔ)器單元陣列集成電路的制造方法，包含以下步驟：

首先，形成多行的非易失性存儲(chǔ)器單元于此陣列中，每行包含排列成一串列的多個(gè)非易失性存儲(chǔ)器單元。此狀況的一例子為NAND配置。此步驟包含以下子步驟：

接著，對(duì)此陣列中的每個(gè)非易失性存儲(chǔ)器單元形成一電荷儲(chǔ)存結(jié)構(gòu)與一個(gè)或多個(gè)介電結(jié)構(gòu)。電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存電荷以控制由非易失性存儲(chǔ)器單元集成電路儲(chǔ)存的一邏輯狀態(tài)。于各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)儲(chǔ)存一個(gè)位元或多重位元。于各種不同的實(shí)施例中，電荷儲(chǔ)存結(jié)構(gòu)的材料為一電荷捕捉結(jié)構(gòu)或一納米晶體結(jié)構(gòu)。介電結(jié)構(gòu)1)至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與一溝道區(qū)之間；與2)至少部分位于電荷儲(chǔ)存結(jié)構(gòu)與一柵極電壓源之間，包含以下步驟。

然后，形成一導(dǎo)電層，以提供柵極電壓。

接著，形成多條位線，以提供漏極電壓與源極電壓至此陣列中的各行的非易失性存儲(chǔ)器單元，以使在各行中的非易失性存儲(chǔ)器單元的一子集合，經(jīng)由在串列中的其他非易失性存儲(chǔ)器單元電連接至一位線；