[發明專利]非易失性存儲器單元集成電路及其制造方法

無效

• 申請號: 200710127894.0
• 申請日: 2007-07-10
• 公開（公告）號: CN101106136A
• 公開（公告）日: 2008-01-16
• 發明（設計）人: 廖意瑛
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/792;H01L29/06;H01L29/423;H01L21/8247;H01L21/336;H01L21/28
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

1.一種非易失性存儲器單元集成電路，包含：

一非易失性存儲器陣列，其包含多行，各該行包含排列成一串列的多個非易失性存儲器單元，以使在該串列中的該些非易失性存儲器單元的一子集合經由在該串列中的其他非易失性存儲器單元而電連接至一位線，各該非易失性存儲器單元包含：

一電荷儲存結構，用來儲存電荷以控制由非易失性存儲器單元集成電路儲存的一邏輯狀態；

一源極與一漏極區，以一溝道區分離；

一個或多個介電結構，其至少部分位于該電荷儲存結構與該溝道區之間，且至少部分位于該電荷儲存結構與一柵極電壓源之間，其中：

其中，對于各該非易失性存儲器單元陣列的各該非易失性存儲器單元，一介面分離該一個或多個介電結構的一部分與該溝道區，且該介面的一第一端結束于該源極區的中間部分，而該介面的一第二端結束于該漏極區的中間部分。

2.如權利要求1所述的電路，其中，由于該溝道區凹入該非易失性存儲器單元集成電路的一基板，該介面的該第一端結束于該源極區的中間部分，且該介面的該第二端結束于該漏極區的中間部分。

3.如權利要求1所述的電路，更包含：

一柵極長度調整介電材料層，至少部分位于一基板與一個或多個介電結構之間。

4.如權利要求1所述的電路，其中該電荷儲存結構儲存一位元。

5.如權利要求1所述的電路，其中該電荷儲存結構儲存多重位元。

6.如權利要求1所述的電路，其中該電荷儲存結構是一電荷捕捉結構。

7.如權利要求1所述的電路，其中至少部分位于該電荷儲存結構與該溝道區之間的該介電結構包含：

一下氧化硅層；

一中間氮化硅層，其位于該下氧化硅層上；以及

一上氧化硅層，其位于該中間氮化硅層上。

8.如權利要求7所述的電路，其中該下氧化硅層具有少于大約20埃的厚度。

9.如權利要求7所述的電路，其中該中間氮化硅層具有少于大約20埃的厚度。

10.如權利要求7所述的電路，其中該上氧化硅層具有少于大約20埃的厚度。

11.如權利要求7所述的電路，其中該下氧化硅層具有大約5至20埃的厚度。

12.如權利要求7所述的電路，其中該中間氮化硅層具有大約10至20埃的厚度。

13.如權利要求7所述的電路，其中該上氧化硅層具有大約15至20埃的厚度。

14.如權利要求7所述的電路，其中該下氧化硅層具有少于大約15埃的厚度。

15.一種非易失性存儲器單元陣列集成電路的制造方法，包含以下步驟：

對該非易失性存儲器單元陣列中的各該非易失性存儲器單元形成一電荷儲存結構與一個或多個介電結構，其中該電荷儲存結構儲存電荷以控制由該非易失性存儲器單元陣列集成電路儲存的一邏輯狀態，且該一個或多個介電結構1)至少部分位于該電荷儲存結構與一溝道區之間：以及2)至少部分位于該電荷儲存結構與一柵極電壓源之間；

形成用以提供該柵極電壓的一導電層的一第一部分；

在形成提供該柵極電壓的該導電層的該第一部分之后，形成多條位線，該多個位線用以提供一漏極電壓與一源極電壓至該非易失性存儲器單元陣列中的各該非易失性存儲器單元，在該非易失性存儲器單元陣列中的各該非易失性存儲器單元的該溝道區在提供該漏極電壓的該些位線的一第一位線與提供該源極電壓的該些位線的一第二位線之間延伸；

在形成該些位線之后，形成用以提供該柵極電壓的該導電層的一第二部分，該第一部分與該第二部分實體上相連接；

其中，對該非易失性存儲器單元陣列的各該非易失性存儲器單元，一介面分離該一個或多個介電結構的一部分與該溝道區，該介面的一第一端結束于該第一位線的中間部分，而該該介面的一第二端結束于該第二位線的中間部分。

16.如權利要求15所述的方法，更包含以下步驟：

形成一溝槽于一基板中，其中該電荷儲存結構與該一個或多個介電結構的該形成步驟發生于該溝槽中。