[發(fā)明專利]動態(tài)同步化處理器時鐘與總線時鐘前緣的方法與系統(tǒng)有效
| 申請?zhí)枺?/td> | 200710109978.1 | 申請日: | 2007-06-11 |
| 公開(公告)號: | CN101063894A | 公開(公告)日: | 2007-10-31 |
| 發(fā)明(設計)人: | 威廉V·米勒 | 申請(專利權)人: | 威盛電子股份有限公司 |
| 主分類號: | G06F1/12 | 分類號: | G06F1/12 |
| 代理公司: | 北京市柳沈律師事務所 | 代理人: | 蒲邁文;黃小臨 |
| 地址: | 中國臺*** | 國省代碼: | 中國臺灣;71 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 動態(tài) 同步 處理器 時鐘 總線 前緣 方法 系統(tǒng) | ||
技術領域
本發(fā)明涉及一種計算機系統(tǒng)或系統(tǒng)單芯片(system-on-chip,SOC)裝置內的處理器或微處理器,特別是涉及一種與處理器結合的電路,用以檢測總線時鐘的前緣(leading?edge),以動態(tài)將較高頻率的處理器時鐘與較低頻率的總線時鐘同步化。
背景技術
計算機系統(tǒng)通常會根據處理器的各種特性來宣傳產品的效能,特別是處理器的內部時鐘。一般來說,處理器時鐘的頻率會高于總線時鐘的頻率數倍之多,因此雖然處理器通常可以在如產品介紹宣稱的快速時鐘速度下進行操作,但是許多處理器的時鐘對總線及外圍裝置來說都太快了。因此這些處理器只能以較低的接口總線速度與外圍裝置通訊,即使是在系統(tǒng)單芯片(system-on-chip,SOC)裝置內,處理器在數據傳輸時也被限制在較低的時鐘頻率。
就時間的觀點來看,如果處理器沒有被告知較慢速的總線時鐘的時間特性,則兩種頻率上的差距會導致問題。舉例來說,有一處理器時鐘以四倍于總線時鐘的速度運作,在這種情形下處理器可以在一個總線時鐘周期的四個作用邊緣(active?edge)中任何一個傳輸數據。然而總線會預期在處理器時鐘和總線時鐘同步化時,也就是當它們的作用邊緣或前緣對齊時,才開始通訊。為了充分利用整個總線時鐘周期,處理器應該在總線時鐘周期的開頭開始數據傳輸。如果時鐘周期間的關系未被考慮到,則其它外圍裝置與總線通訊會產生時間上的問題,進而導致整個計算機系統(tǒng)操作減速,因此處理器在傳輸信息時與總線時鐘的前緣同步化實為一待解決的課題。
為了掌握處理器時鐘與總線時鐘間對應的時間關系,處理器必須知道總線時鐘的前緣的位置以進行同步化。一種傳統(tǒng)的解決方法是在系統(tǒng)啟始運作時測定總線時鐘與處理器時鐘的比例,之后在操作過程中維持這個比例運作下去。但是這個方法的缺陷是計算機系統(tǒng)會被局限于單一時鐘比例,這使得時鐘無法動態(tài)地調整以達到省電模或是增加效能的需求。
另一種同步化方法為在處理器中提供一個鎖相回路(phased?lockedloop,PLL)裝置以持續(xù)不斷的重新將處理器時鐘對總線時鐘同步化。鎖相回路裝置會收到一個用于總線時鐘的低頻信號,并由該低頻信號產生一個用于處理器時鐘的高頻信號。鎖相回路裝置的缺點是,在這種結構設定下很難設計出一個有效率的鎖相回路電路,另外鎖相回路裝置并不便宜,并且會在硅芯片上占掉一塊相當大的區(qū)域。
第三種方法是提供一種中央時鐘控制電路(centralized?clock?controlcircuit)以確定總線時鐘邊緣的位置。如圖1所示的時鐘系統(tǒng)10的方塊圖,時鐘系統(tǒng)10可適用于系統(tǒng)單芯片裝置上。時鐘系統(tǒng)10包含中央時鐘控制電路12,以產生用于處理器14的處理器時鐘與用于外圍裝置16的總線時鐘,總線時鐘沿路徑18送出,而處理器時鐘沿路徑20送出。另外中央時鐘控制電路12還通過路徑22送出一控制信號,控制信號被設定為指出哪個處理器時鐘的邊緣與總線時鐘的下一個上升邊緣結合。
在現(xiàn)實中,總線時鐘與處理器時鐘被分配到數千個目的地。由于難以實作單一輸出裝置來輸出信號給這么大量的組件,因此會利用工業(yè)標準的時鐘樹插入工具(clock?tree?insertion?tool)來產生時鐘樹24。時鐘樹24具有數個分支、分支下數個更小的分支、以及下方更多層的分支等等。分支會分往數千個觸發(fā)器(flip-flop,未顯示于圖中)或其它串接而且靠時鐘信號取得時鐘輸入的組件,每個分支都包含一個或多個緩沖器(buffer)以正確的將時鐘信號輸出給觸發(fā)器或時鐘樹的其它終端節(jié)點。
然而,緩沖器會在中央時鐘控制電路12到觸發(fā)器之間造成延遲,因此時鐘樹24還要被設計成能平衡總線時鐘與處理器時鐘從中央時鐘控制電路12輸往外圍裝置的延遲誤差,這些延遲誤差被稱為插入時間(insertiontime)。由路徑18輸入的總線時鐘在通過路徑26到達時鐘樹24的終端(leaf)節(jié)點時,會產生插入延遲(insertion-delayed)的總線時鐘信號,同樣的插入延遲的處理器時鐘信號則會通過路徑28到達時鐘樹24的終端節(jié)點。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于威盛電子股份有限公司,未經威盛電子股份有限公司許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業(yè)授權和技術合作,請聯(lián)系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/200710109978.1/2.html,轉載請聲明來源鉆瓜專利網。
- 上一篇:太陽視運動軌跡光學跟蹤儀
- 下一篇:一種鉛酸蓄電池





