[發明專利]半導體裝置及其制造方法無效
| 申請號: | 200710108140.0 | 申請日: | 2007-05-30 |
| 公開(公告)號: | CN101083249A | 公開(公告)日: | 2007-12-05 |
| 發明(設計)人: | 小林道弘;二階堂裕文;勝木信幸;川勝康弘 | 申請(專利權)人: | 恩益禧電子股份有限公司 |
| 主分類號: | H01L23/522 | 分類號: | H01L23/522;H01L27/11;H01L21/768 |
| 代理公司: | 中原信達知識產權代理有限責任公司 | 代理人: | 鐘強;關兆輝 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 裝置 及其 制造 方法 | ||
技術領域
本發明涉及到一種具有布線層及接觸插塞的半導體裝置及其制造方法。
背景技術
在現有的半導體裝置中,包括上層的二個布線層之間經由下層的布線層、及接觸插塞連接的裝置(例如參照專利文獻1、2)。在專利文獻1中,與接觸插塞連接的下部電極130c經過開口127c,通過由多晶硅膜構成的布線123c、接觸插塞130d,與布線133c電連接(參照圖20)。在專利文獻2中,布線206a通過接觸插塞204a、由多晶硅構成的高電阻元件層211、接觸插塞204b,而與布線206b電連接(參照圖21)。
專利文獻1:特開2000-164812號公報
專利文獻2:特開2003-243522號公報
專利文獻3:特開平8-181205號公報
專利文獻4:特開2002-353328號公報
在專利文獻1的布線結構中,由于需要下部電極130c、布線133c、接觸插塞130d、布線123c,因此存在為了形成這些布線要素制造步驟數較多的問題。
并且,在連接二個接觸插塞的下層布線上,如果使用專利文獻1所示的由多晶硅膜構成的布線123c、專利文獻2所示的由多晶硅構成的高電阻元件層211,則存在布線電阻變大的缺點。
發明內容
本發明的主要課題在于減少制造步驟數的同時使二個布線層之間電連接。
在本發明的第一視點下,在半導體裝置中,其特征在于,在二個布線各自的下層部中,具有接觸插塞,其形成為多珠串接形狀至狹縫狀,并且使上述二個布線電連接。
在本發明的第二視點下,在半導體裝置中,其特征在于,具有:在基板上形成SRAM單元的第一區域;針對預定的上述SRAM單元數設置的電源懸掛部;上述第一區域和上述電源懸掛部之間的第二區域;從上述第一區域連續到上述電源懸掛部的嵌入布線,上述第一區域和上述第二區域及上述電源懸掛部在上述基板上在水平方向上連續。
在本發明的第三視點下,其特征在于包括以下步驟:向層間絕緣膜上涂敷保護層后,通過中間掩模進行曝光及顯影,從而在上述保護層上形成多珠串接形狀至狹縫狀的圖案部的步驟,上述中間掩模具有以比圓形的接觸孔徑小的間距寬度排列三個以上的接觸圖案;以上述保護層為掩模,至少在上述層間絕緣膜上形成多珠串接形狀至狹縫狀的開口部的步驟;在上述開口部上形成多珠串接形狀至狹縫狀的接觸插塞的步驟;在含有上述接觸插塞的上述層間絕緣膜上形成互相分離的二個布線的步驟。
根據本發明,為了電連接二個布線,在布線要素中形成二個布線及接觸插塞這二個結構即可,和現有的制造方法相比,制造步驟減少,可實現從接觸插塞上層開始的最佳的布線結構布局。并且,在形成連接到其他布線、元件的接觸插塞的同時,形成多珠串接形狀的接觸插塞,因此和現有技術相比,具有可以低電阻電連接布線的優點。
附圖說明
圖1(A)是示意地表示本發明的實施方式1的半導體裝置的結構的局部剖視圖,圖1(B)是X-X’之間的剖視圖。
圖2是示意地表示本發明的實施方式1的半導體裝置的制造方法的第一步驟的剖視圖。
圖3是示意地表示本發明的實施方式1的半導體裝置的制造方法的第二步驟的剖視圖。
圖4是示意地表示本發明的實施方式1的半導體裝置的制造方法的第三步驟的剖視圖。
圖5是示意地表示在本發明的實施方式1的半導體裝置的制造方法中使用的中間掩模的結構的局部俯視圖。
圖6是示意地表示在本發明的實施方式1的半導體裝置的制造方法中使用的用于形成多珠串接形狀的開口部的保護層的結構的局部俯視圖。
圖7(A)是示意地表示本發明的實施方式2的半導體裝置的結構的局部剖視圖,圖7(B)是X-X’之間的剖視圖。
圖8是示意地表示在本發明的實施方式2的半導體裝置的制造方法中使用的用于形成狹縫狀的開口部的保護層的結構的局部俯視圖。
圖9(A)是示意地表示本發明的實施方式3的半導體裝置的結構的局部剖視圖,圖9(B)是X-X’之間的剖視圖。
圖10是示意地表示本發明的實施方式3的半導體裝置的制造方法的第一步驟的剖視圖。
圖11是示意地表示本發明的實施方式3的半導體裝置的制造方法的第二步驟的剖視圖。
圖12(A)是示意地表示本發明的實施方式4的半導體裝置的結構的局部剖視圖,圖12(B)是X-X’之間的剖視圖。
圖13(A)是示意地表示本發明的實施方式5的半導體裝置的結構的局部剖視圖,圖13(B)是X-X’之間的剖視圖。
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