[發(fā)明專利]半導(dǎo)體存儲(chǔ)器件、局部預(yù)充電電路及其方法

無效

• 申請(qǐng)?zhí)枺?/td>: 200710108101.0
• 申請(qǐng)日: 2007-05-30
• 公開（公告）號(hào): CN101083133A
• 公開（公告）日: 2007-12-05
• 發(fā)明（設(shè)計(jì)）人: 李舜燮;金大俊;玄東昊
• 申請(qǐng)（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號(hào): G11C7/12
• 分類號(hào): G11C7/12;G11C7/06
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 邵亞麗

技術(shù)領(lǐng)域

本發(fā)明一般涉及半導(dǎo)體存儲(chǔ)器件、局部預(yù)充電電路及其方法，尤其涉及進(jìn)行預(yù)充電操作的半導(dǎo)體存儲(chǔ)器件、局部預(yù)充電電路及其方法。

背景技術(shù)

在傳統(tǒng)半導(dǎo)體存儲(chǔ)器件中，可以將位線或局部(local)輸入/輸出線預(yù)充電到預(yù)充電電壓電平，以便減少“浮點(diǎn)”的出現(xiàn)，和提高未有效進(jìn)行讀寫操作期間的感測(cè)速度。預(yù)充電電壓電平可以基本上與位線預(yù)充電電壓VBL相同，其中，預(yù)充電電壓VBL可以對(duì)應(yīng)于電源電壓VINT或單元陣列工作電壓VINTA的一半。單元陣列工作電壓VINTA可以略小于或等于電源電壓VINT。單元陣列工作電壓VINTA可以用于指示存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)的第一邏輯電平(例如，高邏輯電平或邏輯“1”)。

但是，如果局部感測(cè)放大器與局部輸入/輸出線連接和對(duì)局部輸入/輸出線預(yù)充電，可以應(yīng)用不同預(yù)充電電壓電平，以便提高局部感測(cè)放大器的感測(cè)速度。因此，如果將設(shè)置成電壓電平VINTA、VSS的局部輸入/輸出線LIO、LIOB預(yù)充電到第一電壓電平VBL，可能生成可以根據(jù)局部輸入/輸出線LIO、LIOB的預(yù)充電操作改變第一電壓電平VBL的電壓電平的噪聲源。該噪聲源可能影響第一電平VBL電壓生成電路的操作和可能降低存儲(chǔ)單元的數(shù)據(jù)感測(cè)效率。

為了補(bǔ)償上述噪聲源現(xiàn)象，在對(duì)存儲(chǔ)單元的讀寫操作開始之前(例如，在啟動(dòng)活動(dòng)模式之前)，可以利用設(shè)置成與位線預(yù)充電電壓相同的電平的電壓進(jìn)行預(yù)充電操作。然后，可以啟用字線和可以啟動(dòng)活動(dòng)模式，和可以利用設(shè)置成與單元陣列工作電壓VINTA相同的電平的電壓進(jìn)行預(yù)充電操作。當(dāng)活動(dòng)模式結(jié)束時(shí)，可以再次利用與位線預(yù)充電電壓相同的電平VBL的電壓進(jìn)行預(yù)充電。

圖1例示了傳統(tǒng)預(yù)充電和數(shù)據(jù)感測(cè)操作期間的位線和局部輸入/輸出線的電壓電平變化。

參照?qǐng)D1，在啟動(dòng)活動(dòng)模式之前，可以將局部輸入/輸出線LIO、LIOB預(yù)充電到第一電平VBL。可以啟用與存儲(chǔ)單元連接的字線WL讀取存儲(chǔ)單元的數(shù)據(jù)，和可以啟動(dòng)活動(dòng)模式。當(dāng)活動(dòng)模式已啟動(dòng)時(shí)，可以將局部輸入/輸出線LIO、LIOB預(yù)充電到第二電平VINTA。將局部輸入/輸出線LIO、LIOB預(yù)充電到第二電平VINTA的操作可以繼續(xù)到字線被禁用和活動(dòng)模式結(jié)束。但是，在通過位線BL、BLB將數(shù)據(jù)發(fā)送到局部輸入/輸出線LIO、LIOB的時(shí)候，可以不進(jìn)行局部輸入/輸出線LIO、LIOB的預(yù)充電。換句話說，如果應(yīng)用列地址選通(CAS)信號(hào)和啟用列選擇信號(hào)CSL，以便接通連接在位線BL、BLB與局部輸入/輸出線LIO、LIOB之間的列選擇晶體管，那么，可以不操作局部輸入/輸出線LIO、LIOB的預(yù)充電電路。可以將與數(shù)據(jù)相對(duì)應(yīng)的電壓提供給局部輸入/輸出線，和可以禁用預(yù)充電啟用信號(hào)。在等待到活動(dòng)模式(例如，可以在I/O線上發(fā)送數(shù)據(jù)的模式)結(jié)束之后，可以再次將局部輸入/輸出線LIO、LIOB預(yù)充電到第一電壓電平VBL。

現(xiàn)在更詳細(xì)地描述進(jìn)行如上所述的預(yù)充電操作的傳統(tǒng)半導(dǎo)體存儲(chǔ)器件。

在傳統(tǒng)半導(dǎo)體存儲(chǔ)器件中，在可以在活動(dòng)模式下啟用列選擇信號(hào)CSL以便進(jìn)行讀操作之前，可以將局部輸入/輸出線LIO、LIOB預(yù)充電到第二電壓電平VINTA。可以啟用列選擇信號(hào)CSL，以便使位線BL、BLB與局部輸入/輸出線LIO、LIOB可以相互電連接。因此，在位線BL、BLB與局部輸入/輸出線LIO、LIOB之間可能存在電荷共享。

由于將主局部輸入/輸出線LIO和副主局部輸入/輸出線LIOB預(yù)充電到第二電壓電平VINTA，主位線BL和副位線BLB上的電壓電平可能通過上述電荷共享而升高，這種情況可以用圖1的標(biāo)號(hào)30指出，從而可能引起數(shù)據(jù)感測(cè)出錯(cuò)。例如，在讀取設(shè)置成第一邏輯電平(例如，高邏輯電平或邏輯“1”)的數(shù)據(jù)時(shí)，在正常操作期間主位線BL的電壓電平可能高于副位線BLB的電壓電平，但如果主位線BL的電壓電平通過電荷共享而升高，在相鄰位線的較高電壓電平狀態(tài)下，可能會(huì)出現(xiàn)耦合，致使副位線BLB的電壓電平高于主位線BL的電壓電平。局部感測(cè)放大器因此可能感測(cè)和放大不準(zhǔn)確值，致使輸出數(shù)據(jù)可能不準(zhǔn)確。

在具備‘長(zhǎng)’tRCD條件的半導(dǎo)體存儲(chǔ)器件中，在可以應(yīng)用RAS信號(hào)，然后可以應(yīng)用CAS信號(hào)之前，可能會(huì)引起延遲，其中，tRCD可以指示接收到RAS和CAS信號(hào)之間的延遲時(shí)間。可以啟用主位線BL與副位線BLB之間的電壓電平差可能相對(duì)較大的列選擇信號(hào)CSL，這樣可以降低數(shù)據(jù)出錯(cuò)的概率。但是，在具備‘短’tRCD條件的半導(dǎo)體存儲(chǔ)器件中，可以在主位線BL與副位線BLB之間的電壓電平差相對(duì)較低的狀態(tài)下啟用列選擇信號(hào)CSL，從而提高了數(shù)據(jù)出錯(cuò)的概率(例如，由于噪聲可能引起輸出不準(zhǔn)確數(shù)據(jù))。