[發(fā)明專利]用于設(shè)計半導(dǎo)體集成電路的單元配置方法

無效

• 申請?zhí)枺?/td>: 200710107029.X
• 申請日: 2007-05-17
• 公開（公告）號: CN101075272A
• 公開（公告）日: 2007-11-21
• 發(fā)明（設(shè)計）人: 炭田昌哉
• 申請（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會社
• 主分類號: G06F17/50
• 分類號: G06F17/50;H01L27/04;H01L21/822
• 代理公司: 北京律誠同業(yè)知識產(chǎn)權(quán)代理有限公司
• 代理人: 徐金國;梁揮

本申請要求享有于2006年5月18日遞交的日本專利申請No.2006-138856的優(yōu)先權(quán)，在此引用其全部內(nèi)容作為參考。

技術(shù)領(lǐng)域

本發(fā)明涉及一種具有至少兩個相同極性且獨立的襯底的半導(dǎo)體集成電路，特別涉及減小面積和降低能耗的技術(shù)。

背景技術(shù)

在一些半導(dǎo)體集成電路中，通過控制MOS元件(MOS晶體管)的襯底電位進行工作。這是因為通過改變MOS元件的襯底電位可以改變MOS元件的閾值和飽和電流特性。充分利用該特征的一個例子是在半導(dǎo)體集成電路動作和停止時閾值和飽和電流特性可變化。具體而言，在半導(dǎo)體集成電路動作期間，MOS元件的襯底電位和源電位之間的差為0，而在停止時該襯底電位和源電位之間的差變大，使得該MOS元件的閾值在停止期間比在動作期間大，從而降低了MOS元件的閾下漏電流，這會使能耗降低(參考T.Kuroda等人在IEEE?CustomIntegrated?Circuit?Conference?1996上發(fā)表的“A?High-Speed?Low-Power0.3um?CMOS?Gate?Array?with?the?Variab1e?Threshold?Voltage?Scheme”)。另外，為了實現(xiàn)上述對MOS元件的襯底控制，提出了一種具有改善的面積效率的半導(dǎo)體集成電路布局方法(參考日本專利No.3212915)。

在上述傳統(tǒng)技術(shù)中，襯底電勢的唯一提供會使本不需要快速的通過(pass)變得快速，從而產(chǎn)生漏電流。而對于具有多個不同襯底電勢的半導(dǎo)體集成電路來說，還沒有一種方法能夠在保持高速度和高分辨率或者保持低功耗和小面積的同時實現(xiàn)布局配置。

發(fā)明內(nèi)容

本發(fā)明解決了半導(dǎo)體集成電路的上述問題，并且尤其涉及能耗問題。本發(fā)明的目的是提供一種具有小電路面積并且其電路屬性沒有惡化的半導(dǎo)體集成電路。

根據(jù)本發(fā)明的單元配置方法包括如下步驟：(a)輸入邏輯電路信息，在該邏輯電路信息中定義有進行設(shè)計的半導(dǎo)體集成電路觸發(fā)器以及位于該觸發(fā)器之間的該半導(dǎo)體集成電路的邏輯電路；(b)解析所述邏輯電路信息以檢測出夾在兩個觸發(fā)器之間的邏輯電路；(c)計算在步驟(b)中檢測的邏輯電路的級數(shù)；以及(d)按照在所述步驟(c)中計算出的邏輯級數(shù)，確定用于該邏輯電路中的單元要與哪個襯底電位相連接。

按照該單元配置方法，所述步驟(d)包括確定用于具有較大邏輯級數(shù)的邏輯電路中的單元與較高的襯底電位相連接而用于具有較小邏輯級數(shù)的邏輯電路中的單元與較低的襯底電位相連接。

按照該單元配置方法，所述步驟(d)包括根據(jù)在步驟(c)中計算出的邏輯級數(shù)以及圖表信息確定用于該邏輯電路的單元要與哪個襯底電位相連接；并且所述圖表信息包括按照所述邏輯電路的邏輯級數(shù)，只要該邏輯級數(shù)位于預(yù)定值之間，指定單元要與哪個襯底相連接的信息。

該單元配置方法還包括在對該邏輯電路信息中夾在兩個觸發(fā)器之間的所有邏輯電路執(zhí)行步驟(b)到(d)之后的步驟(e)，其根據(jù)在所述步驟(d)中確定的襯底電位執(zhí)行自動配置/布線處理以生成布局數(shù)據(jù)。

另一種單元配置方法包括如下步驟：??(a)輸入邏輯電路信息，在該邏輯電路信息中定義有進行設(shè)計的半導(dǎo)體集成電路的觸發(fā)器以及位于該觸發(fā)器之間的該半導(dǎo)體集成電路的邏輯電路；??(b)根據(jù)所述邏輯電路信息進行自動配置/布線處理以生成初步布局數(shù)據(jù)；??(c)根據(jù)所述初步布局數(shù)據(jù)進行時序驗證以計算各邏輯電路的延遲信息；??(d)解析所述邏輯電路信息以檢測出夾在兩個觸發(fā)器之中的邏輯電路；??(e)根據(jù)在步驟(c)處計算的延遲信息計算在步驟(d)處檢測出的邏輯電路的延遲；以及(f)按照在步驟(e)處計算的延遲確定用于該邏輯電路的單元要與哪個襯底電位相連接。

按照該單元配置方法，所述步驟(f)包括確定將用于具有較大延遲的邏輯電路的單元與較高的襯底電位相連接而將用于具有較小延遲的邏輯電路的單元與較低的襯底電位相連接。

按照該單元配置方法，所述步驟(f)包括根據(jù)在步驟(e)中計算出的延遲以及圖表信息確定用于該邏輯電路的單元要與哪個襯底電位相連接；并且所述圖表信息包括按照所述邏輯電路的延遲，只要該延遲在預(yù)定值之間，指定單元要與哪個襯底相連接的信息。

該單元配置方法還包括在對該邏輯電路信息中夾在兩個觸發(fā)器之間的所以邏輯電路執(zhí)行步驟(d)-(f)之后的步驟(g)，其根據(jù)在所述步驟(f)中確定的襯底電位進行自動配置/布線處理以生成布局數(shù)據(jù)。